J實驗多功能數(shù)字鐘設計仿真與實現(xiàn)DEQIIVerilog

7.2多功能數(shù)字鐘設計一、設計任務(p242/362)五、多功能數(shù)字鐘的設計思路六、EDA軟件的使用（現(xiàn)場演示）二、實驗的步驟與要求四、自學內(nèi)容與學習要求三、實驗進度安排一、任務：用FPGA器件和EDA技術(shù)實現(xiàn)多功能數(shù)字鐘的設計已知條件QuartusII軟件FPGA實驗開發(fā)裝置基本功能以數(shù)字形式顯示時、分、秒的時間；小時計數(shù)器為同步24進制；要求手動校時、校分。擴展功能任意時刻鬧鐘；仿廣播電臺正點報時；

自動報整點時數(shù)。熟悉EDA軟件的使用；擬定數(shù)字鐘的組成框圖，劃分模塊；采用分模塊、分層次的方法設計電路；各單元模塊電路的設計與仿真；總體電路的設計與仿真；總體電路的下載與調(diào)試。設計可以采用原理圖或HDL語言。二、實驗的步驟與要求四、自學的內(nèi)容與學習要求

第7章（p235）

7.2多功能數(shù)字鐘電路設計

第9章

（P310）

9.4可編程邏輯器件CPLD/FPGA*9.6QuartusII開發(fā)軟件

了解數(shù)字鐘的功能要求及設計方法；了解CPLD/FPGA的一般結(jié)構(gòu)及開發(fā)步驟；掌握MAX+PLUSII軟件的使用；熟悉用FPGA器件取代傳統(tǒng)的中規(guī)模集成器件實現(xiàn)數(shù)字電路與系統(tǒng)的方法。四、自學的內(nèi)容與學習要求五、數(shù)字鐘電路的組成框圖數(shù)字鐘電路系統(tǒng)由主體電路和擴展電路兩大部分所組成

秒計數(shù)器計滿60后向分計數(shù)器進位

分計數(shù)器計滿60后向小時計數(shù)器進位

小時計數(shù)器按照“24進制”規(guī)律計數(shù)

計數(shù)器的輸出經(jīng)譯碼器送顯示器

計時出現(xiàn)誤差時可以用校時電路進行校時、校分、校秒

擴展電路必須在主體電路正常運行的情況下才能實現(xiàn)功能擴展

時、分、秒計數(shù)器的設計分和秒計數(shù)器都是模M=60的計數(shù)器

其計數(shù)規(guī)律為00—01—…—58—59—00…

時計數(shù)器是一個24進制計數(shù)器其計數(shù)規(guī)律為00—01—…—22—23—00…即當數(shù)字鐘運行到23時59分59秒時，秒的個位計數(shù)器再輸入一個秒脈沖時，數(shù)字鐘應自動顯示為00時00分00秒。六、FPGA開發(fā)軟件使用開發(fā)流程：設計輸入項目編譯仿真與定時分析編程下載

系統(tǒng)測試

修改設計多功能數(shù)字鐘的設計與實現(xiàn)1.框圖2.主體電路Verilog實現(xiàn)的層次圖多功能數(shù)字鐘的設計與實現(xiàn)3.六十進制計數(shù)器的設計//****************counter10.v(BCD:0~9)**************modulecounter10(Q,nCR,EN,CP);

inputCP,nCR,EN;

output[3:0] Q;

reg[3:0] Q;

always

@(posedgeCPor

negedgenCR)

begin

if(~nCR)Q<=4'b0000;//nCR＝0，計數(shù)器被異步清零

else

if(~EN)Q<=Q;//EN=0,暫停計數(shù)

else

if(Q==4'b1001)Q<=4'b0000;

else Q<=Q+1'b1;//計數(shù)器增1計數(shù)

endendmodule

3.六十進制計數(shù)器的設計//*****************counter6.v(BCD:0~5)******************modulecounter6(Q,nCR,EN,CP);

inputCP,nCR,EN;

output[3:0]Q;

reg[3:0]Q;

always

@(posedgeCPor

negedgenCR)

begin

if(~nCR)Q<=4'b0000;//nCR＝0，計數(shù)器被異步清零

else

if(~EN)Q<=Q;//EN=0,暫停計數(shù)

else

if(Q==4'b0101)Q<=4'b0000;

else Q<=Q+1'b1;//計數(shù)器增1計數(shù)

endendmodule

3.六十進制計數(shù)器的設計//*****************counter60.v(BCD:00~59)*************//60進制計數(shù)器：調(diào)用10進制和6進制底層模塊構(gòu)成modulecounter60(Cnt,nCR,EN,CP);

inputCP,nCR,EN;

output[7:0]Cnt;//模60計數(shù)器的輸出信號

wire[7:0]Cnt;//輸出為8421BCD碼

wireENP;//計數(shù)器十位的使能信號（中間變量）

counter10UC0(Cnt[3:0],nCR,EN,CP);//計數(shù)器的個位

counter6UC1(Cnt[7:4],nCR,ENP,CP);//計數(shù)器的十位

assignENP=(Cnt[3:0]==4'h9);//產(chǎn)生計數(shù)器十位的使能信號endmodule

4.任意鬧鐘設定模塊多功能數(shù)字鐘的設計與實現(xiàn)5.數(shù)字鐘總體組成的層次結(jié)構(gòu)圖多功能數(shù)字鐘的設計與實現(xiàn)參考中資料羅杰郵主編.《逃Ve鹿ri售lo主g饞HD儲L與數(shù)靈字AS爪IC設計厭基礎(chǔ)》.華中窮科技淘大學洋出版搜社，20富08王金長明，腳楊吉最斌.《數(shù)字亡系統(tǒng)避設計腎與Ve種ri仆lo河g阿HD根L》感.電子連工業(yè)叨出版屋社夏宇駁聞.V恥er注il姿og數(shù)字受系統(tǒng)萍設計己教程.北航劃出版窯社，20尤04楊春牽玲，懶朱敏.E湖DA技術(shù)礙與實姿驗.哈爾士濱工把業(yè)大賴學出隙版社幅，20岔09實驗噴報告貴要求實驗時名稱實驗賓任務旅及要貸求實驗拐條件址（實躺驗儀畏器、茅軟件小、實約驗板邀等）電路量的設根計過腫程：組成柏框圖袖、工摧作原朋理單元徐電路破設計津（或詢源代集碼及逢注釋輛）及吸仿真刑波形總體