DC詳細中文教程angobluesADVANCEDASICCHISYNHESIS

ADVANCEDASICCHIPSYNTHESIS提綱綜合的定義ASICdesignflowSynopsysDesignCompiler的介紹SynopsystechnologylibraryLogicsynthesis的過程Synthesis和layout的接口——LTLPost_layoutoptimizationSDF文件的生成綜合的定義邏輯綜合：決定設計電路邏輯門的相互連接。邏輯綜合的目的：決定電路門級結構、尋求時序和與面積的平衡、尋求功耗與時序的平衡、增強電路的測試性。邏輯綜合的過程：首先，綜合工具分析HDL代碼，用一種模型(GTECH)，對HDL進行映射，這個模型是與技術庫無關的；然后，在設計者的控制下，對這個模型進行邏輯優(yōu)化；最后一步，進行邏輯映射和門級優(yōu)化，將邏輯根據(jù)約束，映射為專門的技術目標單元庫（targetcelllibrary）中的cell，形成了綜合后的網(wǎng)表。ASICdesignflow

VerifiedRTLDesignConstraintsIPandLibraryModelsLogicSynthesisoptimization&scaninsertionStaticTimingAnalysisFormalverificationFloorplanplacement,CTInsertion&GlobalroutingTransferclocktreetoDCPostglobalrouteStaticTimingAnalysisDetailroutingPost-layoutOptimization(in-placeoptimization(IPO))StaticTimingAnalysisTapeoutTimeok?Timeok?nonoTimeok?noASICdesignflow設計舉例，tap控制器，已完成代碼編寫及功能仿真：Tap_controller.vTap_bypass.vTap_instruction.vTap_state.v完成全部設計還需經(jīng)過如下幾個步驟：Pre_layoutSynthesisSTAusingPrimeTimeSDFgenerationVerificationFloorolanningandRoutingPost_layout反標來自layouttool的信息，STAusingPrimeTimePost-layoutOptimizationFixHold-TimeViolationASICdesignflowInitialSetup:建立設計環(huán)境，技術庫文件及其它設計環(huán)境設置。

DC.synopsys_dc.setup文件

company=“ztecorporation”;designer=“name”;technology=“0.25micron”search_path=search_path+{“.”“/usr/golden/library/std_cells”\“/usr/golden/library/pads”}target_library={std_cells_lib.db}link_library={“*”,std_cells_lib.db,pad_lib.db}symbol_library={std_cells.sdb,pad_lib.sdb}ASICdesignflowSynthesis:利用約束完成設計的門及實現(xiàn)及掃描插入Constrainscripts/*Createrealclockifclockportisfound*/if(find(port,clk)=={"clk"}){clk_name=clkcreate_clock-periodclk_periodclk}/*Createvirtualclockifclockportisnotfound*/if(find(port,clk)=={}){clk_name=vclkcreate_clock-periodclk_period-namevclk}ASICdesignflowConstrainscripts（續(xù)）

/*ApplydefaultdrivestrengthsandtypicalloadsforI/Oports*/set_load1.5all_outputs()set_driving_cell-cellIVall_inputs()/*Ifrealclock,setinfinitedrivestrength*/if(find(port,clk)=={"clk"}){set_drive0clk}/*Applydefaulttimingconstraintsformodules*/set_input_delay1.2all_inputs()-clockclk_nameset_output_delay1.5all_outputs()-clockclk_nameset_clock_skew-minus_uncertainty0.45clk_name/*Setoperatingconditions*/set_operating_conditionsWCCOM/*TurnonAutoWireloadselectionLibrarymustsupportthisfeature*/auto_wire_load_selection=trueASICdesignflowCompileandscaninsert的scripts,采用bottom_up的編譯方法set_fix_multiple_port_net–buffer_constants–allcompile–scancheck_testcreate_test_pattern–sample10preview_scaninsert_scancheck_test如果模塊內(nèi)的子模塊具有dont_touch屬性需添加如下命令，因要插入掃描remove_attributefind(-hierarchydesign,”*”)dont_touchWritenetlistremove_unconnected_portsfind(-hierarchycell,”*”)change_names–hierarchy–rulesBORGset_dont_touchcurrent_designwrite–herarchy–outputactive_design+”.db”write–formatverilog–hierarchy–outputactive_design+”.sv”ASICdesignflowPre_layout的STA：用DC的靜態(tài)時序分析引擎做block的STA,用PrimeTime做full_chip的STA。Setup_time分析Hold_time分析其時序約束和提供給DC做邏輯綜合的約束相同。靜態(tài)時序分析同綜合一樣，是一個迭代的過程，和cell的位置及布線關系密切，通常都執(zhí)行多次，直到滿足需要。ASICdesignflowSDFgeneration,pre_layout的SDF文件，用于pre_layout

timing仿真,同時還需提供時序約束文件（SDF格式）給layouttool做布局布線。script文件如下：

active_design=tap_controller

readactive_designcurrent_designactive_designlinkCreate_clock–period33–waveform{016.5}tckSet_dont_touch_network{tcktrst}

set_clock_skew–delay2.0–minus_uncertainty3.0tckset_driving_cell–cellBUFF1X–pinZall_inputs()set_drive0{tcktrst}set_input_delay20.0–clocktck–maxall_inputs()set_output_delay10.0–clocktck–maxall_outputs()write_timing–formatsdf-v2.1\-outputactive_design+”.sdf”write_constraints–formatsdf–cover_design\-outputconstraints.sdfASICdesignflowVerification利用SDF文件進行動態(tài)時序仿真:利用功能仿真時。用verilog編寫的test_bench文件形式驗證:利用數(shù)學算法檢查設計的邏輯的等效性，靜態(tài)驗證，需要的時間比動態(tài)仿真少，驗證全面。在這里驗證RTL描述與gate_level網(wǎng)表的邏輯等效性。FloorolanningandglobalRouting；Estimated寄生電容和RCdelay的抽??；利用抽取的參數(shù)靜態(tài)時序分析，若時序不滿足要求，生成customwire_load做incrementalsynthesis即post_layout的優(yōu)化,采用reoptimize_design–in_place命令，其script文件需反標抽取的參數(shù)到設計；Detailrouting；real寄生電容和RCdelay的抽??；利用抽取的參數(shù)靜態(tài)時序分析，修正hold_time如需要做post_layout的優(yōu)化；生成post_layout的SDF文件,做gate_level仿真驗證；ASICdesignflowECOEngineeringchangeorder,不屬于正常的ASIC流程,一般只有在ASIC設計的后期，需要改變網(wǎng)表，可利用ECO,例如,在tape-out(sign-off)以后，遇見設計的硬件bug。采用ECO可僅對設計的一小部分重新布線不影響chip其他部分的位置及時序，通常，修改不能大于10%。最新版本的DC提供由ECOcompiler,可使設計者手工修改網(wǎng)表，節(jié)省時間。一些layout工具也具有ECO功能。DC介紹SynopsysDesignCompiler,是一個基于UNIX系統(tǒng)，通過命令行進行交互的綜合工具，除了綜合之外，它還含有一個靜態(tài)時序分析引擎及FPGA和LTL(links-to-layout)的解決方案。我們就以下幾個方面對DC做以介紹：script文件：由DC的命令構成，可使DC自動完成綜合的整個過程。DC支持的對象、變量、屬性DC支持的文件格式及類型DC在HDL代碼中的編譯開關，控制綜合過程Translate_off/translate_on:指示DC終止或開始verilog源代碼轉(zhuǎn)換的位置。full_case:阻止case語句在不完全條件下生成latch。Script文件Script文件Script文件的構成DC綜合環(huán)境設置(.synopsys_dc.setup)；屬性和約束信息；綜合命令（read,compile)；控制流命令；Conditional:Looping:if(expr){foreach(variable,list){[dc_shellcommands][dc_shellcommands]}else{}[dc_shellcommands]while(expr){}[dc_shellcommands]

Script文件的檢查:DC提供syntaxandcontextcheckers來檢查Script文件的錯誤DC支持款的對悶象、汽變量率、屬靈性對象柿，DC將設展計對痕象分慕為8淚類，崖分別研如下像：De果si貧gn推:具有鑰某種份或多螺種邏棉輯功嫂能的飛電路蓋描述像；Ce區(qū)ll嗓：設計到的in工st沫an距ce膨；Re維fe循re軌nc蔽e:梢ce豪ll或in最st全an懲ce在庫醉中定慕義的英名字顛；Po旅rt譜:d飯es老ig窗n的輸嫂入、漂輸出切；Pi聯(lián)n:鐘de般si晌gn中ce焦ll的輸虜入、漫輸出雨；Ne胡t:享po愿rt蜓s和pi釘ns之間鏟或pi捷ns之間練的信爛號名舉；Cl崖oc育k:被定莊義為揀時鐘洽源的pi項n或po旅rt玩；Li屋br愛ar藝y:脊ce銹ll的集保合，沃如：ta助rg告et款_l例ib杏ra綱ry敲,l生in磁k_市l(wèi)i逗br悶ar崇y；DC支持籍的對袋象、葉變量慢、屬融性例如盜：DC支持姑的對性象、容變量巨、屬丘性對象治的查疲找命歸令格名式fi嶼nd紹<卻ty助pe踢>拖<n痕am叛e橡li臘st高>走-h桑ie辣ra渠rc非hyty釘pe突:D搭C支持姓的所夠有對今象；na爪me種l靜is技t:設計羨對象腎或庫董對象掃的清籌單；-h度ie瘋ra汁rc稿hy條：用于居在設葬計的櫻各層罵次尋皂找的京對象假；該命氣令的命返回旁值為Li刮st摘,l灑is歡t:一種尸字符沿串類飽型，此例如劣：my枝li副st={騰el味1嫁el殃2殿el念3}例如凱：DC支持錯的對里象、怪變量擁、屬僻性變量債,一撿種標璃識符菌，DC用于涼存儲胡信息文，可柱做為酸命令酬的操彎作參坦數(shù)。DC預定濕義的欺變量賤，可振用它兇獲得柴綜合脆過程伐中的流有關父信息莊,如dc纖_s羅he段ll眨_s載ta慈tu隨s;DC預定鍛義的陜變量噴總有任一個捆缺省鉗值，圖用戶蟲可定踩義另逼外的良值，浪如；dc墓_s旺he趁ll約>vh助dl選ou士t_u擁se晝_p究ac避ka遙ge朱={脅li晚br過ar苗y姑IE猴EE棕.s軍td勻_l制og堡ic艘_1曾16傍4;驗\li責br適ar絮y予ST信D_前LI碰B;誼}用戶夠定義森的變鈴量，烤用于江自動刪化綜棗合的放過程躍。如課，可反定義灣一個糊變量采，存銜儲某餃個時曲鐘域危的fl魚op的個歸數(shù)。定義脫變量繞：dc造_s辨he亂ll圾>d碎es沫ig瓶ne附r=漆“my逝na塑me”;獲得UN允IX的環(huán)敘境變剪量：dc散_s精he忙ll騎>d元es激ig眨ne佩r=登ge享t_un黃ix_v遠ar府ia錄bl農(nóng)e(重“U屬SE鍵R”歸)顯示蜜變量咸的值茄：dc斷_s乳he能ll考>L議is掛t醉ta附rg辜et壞_l葉ib報ra環(huán)ryta或rg爺et炮_l希ib拔ra楚ry醫(yī)=“cb廊ac勇or放e.d芒b”列出澆所有凱的變男量：dc伏_s攤he撈ll漏>L荒is騎t寺–錄va純ri羅ab些le回a楚ll移去例變量桃：dc妄_s抄h(huán)e貪ll界>鑼re秀mo適ve激_述va戒ri攤ab偏le刪d穿es謹ig糖ne軌r,變量鮮沒有戴移去并之前攜，不絮得重氣新定嫂義。注：您變量盼值不豪會被潑保存扇在設映計數(shù)票據(jù)庫叫中。DC支持款的對權象、語變量血、屬厘性屬性照，DC用于跟存儲膚具體護的設卻計對酬象，隨如：ne類ts敗,c鋒el狼ls處,c禽lo米ck臟s的信夕息，狼一般己來說藝，屬鑄性都誘是DC預定攪義,堵命令瓦如下：se促t_斧at通tr繡ib悉ut掀e糕<o直bj垃ec可t攤li柜st覆>派g啊et肆_a牛tt兩ri孔bu更te漂<昨ob缸je絕ct怒l不is卸t><a銜tt頸ri幣bu異te繼n乓am斜e>專<胡at芒tr介ib據(jù)ut冊e波na豬me敵><降at不tr懷ib殃ut叨e券va揪lu缺e>dc意_s挎he軋ll攝>g街et動_a運tt儀ri弱bu參te雄S完TD懲_L聚IB謊d透ef螺au但lt尿_m凈ax籠_t恒ra稍ns訊it焰io束nDC的文訪件格地式及富類型DC支持堡的文懲件格鬼式*.db文件意，DC的內(nèi)芒部文坦件格多式Ve依ri龍lo物g文件VH龍DLED版IF歸:e鳴le占ct路ro捐ni趕c請de沒si嚇gn短i返nt亭er愿ch柏an鍋ge淘f頌or任ma輸t,用于文不同懸工具尚間門控級網(wǎng)拌表的隨移植DC的文殿件類咳型Sc石ri指pt猾f母il胃es蜓<錫fi巨le御na動me騎>.sc招rRT斬Lve煉ri余l(xiāng)o袖gfi顯le澡<慰fi激le擴na賀me給>.短vRT么L霧VH收DL零f傾il跟e器<f酷il偽en抬am學e>立.vh枯dSy煙nt桶he窯si炕ze杠d菌VH爺DLne躲tl卻is茅t<f化il板en胞am穗e>告.sv肺hdED杯IF分f演il永e察<f壘il殼en由am榨e>遷.ed奴fSy斧nt沈he籠si工ze煮dve繞ri閘lo基g沫ne振tl阻is禁t<f擋il辭en蟲am抬e>柱.svSy蜂no至ps搏ysda章ta寶ba右se材f普il咳e侄<f階il狡en解am束e>徐.d罷bre演po忍rt吸<虛fi珠le刪na拆me勾>.蹦r羞ptLo氧g辭fi跟le于s延<f熊il狹en餐am沉e>郊.l卷ogSy作no捎ps生yste侄ch產(chǎn)no忙lo懼gy吐l愈ib奧ra出rySy米no鍵ps僅yste慰ch鬼no苦l(xiāng)o腿gy獻l掃ib蕉ra齡ryte泥ch娃no突lo鹿gy庭l慚ib男ra易ry由半到導體四制造翅商提逝供，浙定義ce挨ll的相閃關信投息及管設計恐標準舒約束賀，分糧為兩疤類：ta甲rg鴉et城l貝ib鞠ra侍ri益es滅：在門礦級優(yōu)廚化及插映射疑時，殼提供落生成嶄網(wǎng)表永的ce得ll；li匯nk維l辱ib辣ra德ri翻es姿：提供誤設計秀網(wǎng)表暮中可斤引用街的ce嗽ll，DC不利逆用li鈴nk如l豈ib御ra貿(mào)ri綱es的ce拒ll做綜隸合；Sy壟no顫ps塔yste功ch螺no剛lo綿gy敬l懷ib楚ra攻ry結構喂組織朝可看涂作實示際上艘的技由術庫唯標準洽，它圣是一站個文鞏本文停件(多擴展粱名“涼.li麥b”倆），在使唐用之穩(wěn)前，涂需被LC編譯荷，產(chǎn)富生一借個“痕.db恒”文件汪，其懂構成便如下見：Li握br枕ar破y次Gr疑ou解p;Li吐br慌ar揪y喊l(fā)e稻ve雙l草at胖tr茶ib壘ut撇es策;En咳vi腦ro俗nm奧en金t薯de曾sc鉤ri撓pt粱io敞n;Ce獅ll韻d登es球cr她ip香ti剃on幕;Sy盤no巖ps世yste豆ch倍no丹lo淚gy吩l孫ib萬ra宏ryLi磚br芳ar布y贊Gr漂ou該p：定義相庫名li捐br言ar逼y(遵ex饅25責)/落*姑Li乳br鉆ar攤y烏Gr沉ou鞏p{/戰(zhàn)*s船ta照rt能o笛f琴li閥br厭ar跑y*明/…<a善tt艷ri蟻bu賣te恐s右de歡sc舍ri廚pt睛io撞n><e揪nv砍ir幅on嬌me理nt噴d顛es尸cr織ip兄ti艱on慚><c廈el莊l碧de天sc劍ri戚pt撓io設n>…}/恢*e證nd肥o中f況li肅br興ar烈y*看/一般也，一汁個庫逃文件慕含有君一個Li里br勸ar榮y觸Gr堵ou蜻p，庫避文件襖和Li貨br錫ar站y名相癢同。Sy侮no押ps摟yste諒ch父no細lo光gy寄l駁ib憤ra逮ryLi吸br蒼ar乏y武le腎ve歡l鳥at藍tr此ib屋ut涌es任:定義糾技術糾庫的熟全局亦屬性厘，如圓：技史術庫暫的類拴型（CM辰OS橡/T順TL喂)、日期蘿、版懶本及史缺省詳值，臂例如奶：li稠br柜ar訪y烘(e礦x2傷5)句{te貪ch柱no脆l(xiāng)o約gy儉(cm歷os);de巴la組y_駛mo銳de講l鏟:t瞎ab柴le窄_l馳oo肺ku相p;da斷te柔:”fe臣b29掏,2且00歸0”木;re名vi紫si衡on浴:”綿1.兼0”走;cu胡rr剩en秤t_士un毛it罩:”貝1A抱”;ti疤me摩_u矛ni睬t吐:”稻1n址s”浸;vo快lt悠ag捐e_側(cè)un訓it多:”羨1V密”;pu喊l(fā)l偶in勵g_獎re太si辨st析an倆ce期_u塌ni時t效:”間1k憲oh齒m”亡;ca刷pa陷ci坐ti歉ve域_l史oa泡d_黎un欄it偵(1緊.0屯p權f)毀;de頌fa或ul扒t_in尿ou負t_p榜in欲_c彈ap倚:冰1.擊5;de擋fa拒ul板t_派in敲pu盤t_修pi憐n_陰ca劈燕p樣:1危.0躲;de餅fa屆ul央t_里ou棗tp穿ut喝_p益in漏_c飾ap覽:0小.0鼓;de延fa圖ul騎t_震ma讓x_fa盜no誤ut:1堵0.嗽0;de淚fa灘ul舒t_僻ma鏡x_脈tr弦an壓si茶ti矮on稀:1龍0.補0;de忙fa定ul桐t_克op升er向at吉in筆g_真co岸nd消it享io蛋n飄:盼NO飼MI而NA偷L;in旋_p殼la閱ce墻_s滾wa巾p_落mo灶de魚:m能at闖ch主_f巾oo璃tp奪ri增nt線;……塞}Sy良no痰ps介yste饑ch濁no英lo蘋gy榮l徑ib浙ra疫ryEn癥vi蚊ro勞nm圾en甘t概de扁sc波ri歐pt警io蟻n:主要攀包括朝：縮放陸因子卵（sc趟al射in云g活fa歉ct昨or賴s)時序講模型塊（ti狼mi來ng湖r蠻an招g被mo及de創(chuàng)ls聰)操作晴條件恒（op量er功at坦io特n合co穗nd紫it權io形n)線性貌負載畢模型控（wi籍re千-l哄oa熔d尖mo抗de滅ls玻)縮放疤因子警（sc耀al鑄in痰g束fa奇ct占or話s或K-增fa健ct花or揮s）坦：實際梢上是泊一個直乘數(shù)至因子膛，表此示隨建著PV汪T的變凱化，坊對設思計延脹時的顏修正奸。例府如：K_扭pr庭oc迷es兇s_倡fa噸ll謠_t毒ra猜ns棋it侄io聯(lián)n好:1若.0寄;K_垃pr涂oc踢es懇s_場ri環(huán)se菜_t苦ra哪ns茅it故io棗n眉:1竊.2除;K_遷te場mp姐_f孤al組l_勾tr洪an虧si后ti它on廢:0競.0飽3;K_它te毒mp嘉_r澇is置e_撥tr克an俘si之ti勝on駛:0種.0軍4;K_畏vo軋lt磁_f蟲al鈔l_諸tr嶼an壘si蔑ti磨on題:0勒.0裂2;K_踏vo山lt滔_r癥is呼e_典tr警an四si見ti犬on嘩:0準.5居;時序母模型蛾（ti蘆mi佛ng蛾r崖an切g團mo欠de國ls留)：根據(jù)山操作秤條件程的變嘉化，侵修正權信號長到達眼時間菠，如表：Ti時mi事ng截_r鴿an需ge鑒(B務ES抗T)楊{fa搖st茶er俗_f效ac鞋to扒r穿:0蕩.5贈;sl范ow懂er灶_f亞ac蠶to競r桿:1助.3超;}Sy菌no趕ps暮yste嬌ch它no喝lo綠gy征l賭ib喜ra哄ry操作蓬條件趕（op江er總at綠io哄n顏co雀nd獄it出io圖n)米：定義亮了PV弦T和RC樹模批型。DC根據(jù)爛操作白條件棵縮放ce迫ll和ne去t的de系la擔y;Sy攜no第ps痛yste煌ch瓦no吳lo冊gy增l亮ib顆ra那rytr清ee瘡_t甘yp敗e:定義嚷時序壇計算土時內(nèi)仿部連倒結的尖電阻嫂、電記容值穿的分請配，齒有wo狹rs色t_燙ca英se危_t栽re躁e,弟b究al重an歪ce波_t說re起e,秒b媽es鼓t_敏ca吵se氣_t類re妥e,三種上類型早可貢死選擇框。我通們利垮用Dc來表聞示dr舉iv眾er渴p禍in和dr臭iv勤en職c江el飄l的in發(fā)pu啦t夕pi杯n的內(nè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verilog或VHDLverilog、VHDL、EDIF、db等所有格式用途綜合verilog或VHDL的RTL設計讀網(wǎng)表，設計預編譯設計庫用-library選項定義設計庫名，存儲“.syn”文件用缺省的設置，不能存儲中間結果Generics(vhdl)可用不可用Architecture(vhdl)可用不可用En炊vi役ro啊nm誘en裁t趙co促ns軋tr板ai真nt它s功能仙：定橫義設痕計的縮慧工藝鏡參數(shù)破，I/確O端口卷屬性仇，統(tǒng)旺計wi終re戰(zhàn)-l腥oa扯d模型慕。下講圖解違釋了迎描述預設計訂環(huán)境晴約束釣的DC命令票：set_max_capacitanceset_max_transition&set_max_fanoutoninput&outputportsorcurrent_design;BlockBClockDividerLogicBlockAset_loadonoutputset_operating_conditionsonthewholedesignclkset_driveonClockset_driving_celloninputsignalsset_loadoninputsset_wire_loadforeachblock,includingtoplevelTo價p也le披ve畫lEn保vi矩ro拋nm歡en救t類co暢ns心tr坑ai墳nt辰sSe鄰t_貝op鄉(xiāng)豐er缸at刮in廊g_賺co厚nd選it慰io悶ns線<挨na捐me穿o描f示op屋er邪at挽in暫g誰co布nd角it應io蒙ns尺>用于膽描述繡操作金條件末：pr施oc稼es示s,應vo娛lt治ag脈e,矩te鵝mp臨er參at葵ur蔑e,ce翅ll和wi膛re的de哈la刑y和操偶作條芽件呈仍線性匠關系括。如體：Se漁t_欣op旱er悉at理in芒g_給co滲nd拴it織io恐ns繼WO貌RS船T（或TY什PI包CA嘩L、肢BE露ST猾)命令se繳t_休op霞er假at形in期g_間co摟nd晴it錯io諒ns績–閑mi犧n珍BE狹ST純–躍ma公x疫WO姑RS廈T用于熱指示DC對設秤計的WO匹RS庫T和