實(shí)驗(yàn)報(bào)告-流水線cpu(處理器)的實(shí)現(xiàn)

PAGEPAGE1本科實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：流水線機(jī)制CPU的實(shí)現(xiàn)

一、實(shí)驗(yàn)內(nèi)容和原理實(shí)驗(yàn)內(nèi)容：分析ARM指令集，明確指令功能、指令在CPU中執(zhí)行各階段中的行為；設(shè)計(jì)ARM處理器的數(shù)據(jù)通路和控制通路，畫(huà)出指令描述表和指令的狀態(tài)轉(zhuǎn)換圖；利用Vivado軟件，用Verilog硬件描述語(yǔ)言描述處理器中的各個(gè)分部件，每個(gè)分部件通過(guò)功能仿真；利用Vivado軟件，用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)分部件的互連，即實(shí)現(xiàn)數(shù)據(jù)通路和控制通路；編寫(xiě)測(cè)試用的匯編指令，并將匯編指令轉(zhuǎn)換為二進(jìn)制的指令編碼，并且加載到處理器中的指令存儲(chǔ)器中。將ARM處理器編程下載至FPGA實(shí)驗(yàn)板，運(yùn)行測(cè)試程序，并通過(guò)開(kāi)發(fā)板上的led或數(shù)碼管顯示執(zhí)行結(jié)果。二、實(shí)驗(yàn)步驟與實(shí)驗(yàn)結(jié)果寫(xiě)出實(shí)驗(yàn)操作的總體思路、操作規(guī)范和主要注意事項(xiàng)；按順序記錄實(shí)驗(yàn)中每一個(gè)環(huán)節(jié)和實(shí)驗(yàn)現(xiàn)象。畫(huà)出必要的實(shí)驗(yàn)裝置結(jié)構(gòu)示意圖，并配以相應(yīng)文字說(shuō)明；（一）說(shuō)明你所實(shí)現(xiàn)的ARM處理器是多周期還是流水線CPU；一共實(shí)現(xiàn)了多少條指令？測(cè)試通過(guò)了多少條指令？我實(shí)現(xiàn)的處理器是流水線的，一共實(shí)現(xiàn)了10條指令，測(cè)試通過(guò)了10條指令。（二）描述你的設(shè)計(jì)思路，如果你實(shí)現(xiàn)了多周期和流水線CPU，請(qǐng)分別描述多周期CPU設(shè)計(jì)思路：流水線處理器設(shè)計(jì)思路：由于將多周期的階段分成五級(jí)流水，無(wú)法設(shè)置統(tǒng)一的控制信號(hào)，而是讓每一級(jí)流水段根據(jù)自己輸入的指令產(chǎn)生控制信號(hào)，即將各個(gè)控制信號(hào)分屬到兩級(jí)流水之間的寄存器當(dāng)中。本想設(shè)計(jì)一個(gè)移位寄存器來(lái)將指令分別送入各級(jí)寄存器，但是發(fā)現(xiàn)E2866001RF[6]=RF[6]+1RF[6]=RF[6]+1E8FFFFF9B,-7跳至E1560007執(zhí)行E5801000MEM[0]=RF[1]MEM[0]=RF[1]（七）你的實(shí)驗(yàn)結(jié)果見(jiàn)實(shí)驗(yàn)結(jié)果分析。三、實(shí)驗(yàn)結(jié)果分析說(shuō)明分析方法（邏輯分析、系統(tǒng)科學(xué)分析、模糊數(shù)學(xué)分析或統(tǒng)計(jì)分析的方法等），對(duì)原始數(shù)據(jù)進(jìn)行分析和處理，寫(xiě)出明確的實(shí)驗(yàn)結(jié)果，并說(shuō)明其可靠程度；我將斐波那契數(shù)列計(jì)算到了5，結(jié)果應(yīng)該顯示1,2,3,5.最終結(jié)果為5八、問(wèn)題與建議對(duì)實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題進(jìn)行描述、分析，提出解決思路和方法，無(wú)法解決的，要說(shuō)明原因；記錄實(shí)驗(yàn)心得體會(huì)，提出建議。流水線實(shí)現(xiàn)起來(lái)較多周期要容易一些，也可能是已經(jīng)對(duì)軟件操作比較熟練，差錯(cuò)的能力也提高了，所以將多周期改造成流水線的時(shí)候沒(méi)花太多功夫，主要就是將控制信號(hào)分屬到各個(gè)寄存器當(dāng)中去，并對(duì)RF單獨(dú)開(kāi)一個(gè)讀口給Rd字段，因?yàn)橐谝慌淖x出三個(gè)寄存器的值較為困難。還將RF的讀功能取消時(shí)鐘上升沿觸發(fā)而是改成只要地址改變就讀，這樣可以節(jié)省在兩個(gè)流水段之間的時(shí)鐘周期數(shù)為1，取消ALUout寄存器以及CPSR，而將其結(jié)果直接輸入下一個(gè)流水段之間的寄存器，目的同樣是為了減少兩個(gè)流水段之間的時(shí)鐘周期為1。但是要保留PC的寄存器功能。四、實(shí)驗(yàn)總結(jié)本次實(shí)驗(yàn)我學(xué)會(huì)了使用Verilog硬件描述語(yǔ)言，通過(guò)軟件設(shè)計(jì)的形式來(lái)設(shè)計(jì)硬件電路。Verilog語(yǔ)言不難學(xué)，類似于C語(yǔ)言，可以類比學(xué)習(xí)。數(shù)據(jù)通路以及CPU的設(shè)計(jì)都是數(shù)字電路基礎(chǔ)以及計(jì)算機(jī)原理知識(shí)的綜合運(yùn)用。本次實(shí)驗(yàn)提升了我綜合運(yùn)用所學(xué)知識(shí)，分析，設(shè)計(jì)電路的能力，我體會(huì)到了計(jì)算機(jī)從業(yè)人員工作的不易和自己能力的薄弱。本次實(shí)驗(yàn)提升了我綜合運(yùn)用知識(shí)的能力和