第二三章集成電路中的元器件

第二三章集成電路中的元器件第一頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)目錄第二節(jié)集成電路中的二極管、

雙極型晶體管、MOSFET第一節(jié)集成電路中的電容、

電阻和電感第二頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感一.電容（Capacitor）參數(shù)：a.電容密度b.溫度系數(shù)c.電壓系數(shù)d.絕對(duì)精度e.相對(duì)精度第三頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感幾種常見(jiàn)電容：1.PN結(jié)電容——正偏(擴(kuò)散電容,勢(shì)壘電容)，反偏勢(shì)壘電容。2.MOS電容——通常幾fF/um2

3.PIP電容——PolyInsulatorPoly。4.MIM電容——MetalInsulatorMetal。5.寄生電容（MIM電容優(yōu)于PIP電容）第四頁(yè)，共五十六頁(yè)，編輯于2023年，星期四MOS工藝中的PN結(jié)電容第五頁(yè)，共五十六頁(yè)，編輯于2023年，星期四第六頁(yè)，共五十六頁(yè)，編輯于2023年，星期四第七頁(yè)，共五十六頁(yè)，編輯于2023年，星期四不同類(lèi)型的MOS電容第八頁(yè)，共五十六頁(yè)，編輯于2023年，星期四第九頁(yè)，共五十六頁(yè)，編輯于2023年，星期四第十頁(yè)，共五十六頁(yè)，編輯于2023年，星期四從65納米到45納米必須找到新的high-K材料○

在45納米以前,使用的二氧化硅做為制造晶體管柵介質(zhì)的材料,通過(guò)壓縮其厚度以維持柵級(jí)的電容進(jìn)而持續(xù)改善晶體管效能。

○在65納米制程工藝下，Intel公司已經(jīng)將晶體管二氧化硅柵介質(zhì)的厚度壓縮至與五層原子的厚度相當(dāng)。

65納米已經(jīng)達(dá)到了這種傳統(tǒng)材料的極限。第十一頁(yè)，共五十六頁(yè)，編輯于2023年，星期四

寄生電容

寄生電容是在集成電路內(nèi)部，由于ILD(InterLayerDielectrics，層間電介質(zhì))的存在，導(dǎo)線之間就不可避免地存在電容，稱之為寄生電容（分布電容）。

隨著工藝制程的提高，單位面積里的導(dǎo)線越來(lái)越多，連線間的間距變小，連線間的耦合電容變得顯著，寄生電容產(chǎn)生的串繞和延時(shí)增加等一系列問(wèn)題更加突出。

寄生電容不僅影響芯片的速度，也對(duì)工作可靠性構(gòu)成嚴(yán)重威脅。第十二頁(yè)，共五十六頁(yè)，編輯于2023年，星期四第十三頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感二.電阻（Resistor）參數(shù)：a.方塊電阻R口b.溫度系數(shù)d.絕對(duì)精度e.相對(duì)精度R口

：方塊電阻，取決于工藝參數(shù)。c.電壓系數(shù)第十四頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)阱電阻：方塊電阻R口：可控參數(shù)第十五頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)（一）幾種常見(jiàn)電阻1.阱電阻2.Poly電阻4.寄生電阻5.開(kāi)關(guān)電容模擬電阻6.MOS有源電阻3.N+、P+擴(kuò)散電阻第十六頁(yè)，共五十六頁(yè)，編輯于2023年，星期四

第十七頁(yè)，共五十六頁(yè)，編輯于2023年，星期四不同材料的方塊電阻

(針對(duì)0.25umCMOS工藝)

材料方塊電阻(Ω/□)

n+、p+擴(kuò)散層50~150

n+、

p+擴(kuò)散層（有硅化物）3~5N阱1000~1500

多晶硅（Poly電阻）

150~200

多晶硅（有硅化物）4~5

金屬0.05~0.1第十八頁(yè)，共五十六頁(yè)，編輯于2023年，星期四

寄生電阻

由于集成電路的尺寸愈來(lái)愈小、電路愈來(lái)愈密，同時(shí)工作頻率愈來(lái)愈快，芯片內(nèi)電路的寄生電阻效應(yīng)和寄生電容效應(yīng)也就愈來(lái)愈嚴(yán)重，進(jìn)而使頻率無(wú)法再提升，這種情況稱之為阻容延遲（又叫阻容遲滯，RC延時(shí),RCDelay），RC延時(shí)不僅阻礙頻率成長(zhǎng)，同時(shí)也會(huì)增加電路的無(wú)用功的功耗。

第十九頁(yè)，共五十六頁(yè)，編輯于2023年，星期四

寄生電阻的問(wèn)題來(lái)自于線路本身的電阻性，如果可以用電阻值更低的材質(zhì)，寄生電阻的問(wèn)題就可以緩解。

目前集成電路業(yè)界已經(jīng)采用銅互聯(lián)技術(shù)來(lái)代替鋁互連技術(shù)，由于銅比鋁有更好的導(dǎo)電率，電阻較低，單純采用銅來(lái)代替鋁作為互聯(lián)材料可以降低RC大約40%。第二十頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感5.開(kāi)關(guān)電容模擬電阻一個(gè)周期內(nèi)傳遞的電荷：所以：等效電阻：時(shí)間常數(shù)：第二十一頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感例：特點(diǎn)：1.電阻可以做的很大。2.RC時(shí)間常數(shù)很精確。f=100KHz，C=1pf，Req=?Req=第二十二頁(yè)，共五十六頁(yè)，編輯于2023年，星期四6.MOS有源電阻用MOS管做電阻第二十三頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)三.電感（Inductance）第一節(jié)集成電路中的電容、電阻和電感(一)無(wú)源電感(RFCMOS)特點(diǎn)：（1）電感量小，nH量級(jí)。（2）Q值有限，通常10左右。(二)有源等效電感第二十四頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感運(yùn)放實(shí)現(xiàn)的有源等效電感=>(1)第二十五頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第一節(jié)集成電路中的電容、電阻和電感運(yùn)放為理想，增益A無(wú)窮大，輸入電流為0=>=>可得因?yàn)樗砸驗(yàn)榭傻玫刃щ姼械诙?yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)(2)運(yùn)放實(shí)現(xiàn)的有源等效電感第一節(jié)集成電路中的電容、電阻和電感=>第二十七頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)運(yùn)放為理想，增益A無(wú)窮大，輸入電流為0｛｝(1)(2)由（2）代入（1）可得所以電感的Q值：第一節(jié)集成電路中的電容、電阻和電感第二十八頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第二節(jié)集成電路中的二極管、雙極型晶體管、MOSFET第二十九頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第二節(jié)集成電路中的二極管、雙極型晶體管、MOSFET一.雙極型晶體管NPNPNPP襯底N外延雙極工藝第三十頁(yè)，共五十六頁(yè)，編輯于2023年，星期四在n阱CMOS工藝中的pnp第三十一頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第二節(jié)集成電路中的二極管、雙極型晶體管、MOSFET二.MOSFETMOSFETN溝P溝N型增強(qiáng)N型耗盡P型增強(qiáng)P型耗盡第三十二頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第二節(jié)集成電路中的二極管、雙極型晶體管、MOSFETN溝P溝N型增強(qiáng)N型耗盡P型增強(qiáng)P型耗盡表示方法以上是三端器件；集成電路中用通常是四端器件！第三十三頁(yè)，共五十六頁(yè)，編輯于2023年，星期四NMOS結(jié)構(gòu)

的立體結(jié)構(gòu)第三十四頁(yè)，共五十六頁(yè)，編輯于2023年，星期四PMOS管結(jié)構(gòu)第三十五頁(yè)，共五十六頁(yè)，編輯于2023年，星期四目前，SMIC（中芯國(guó)際）的40nm工藝，包括三種閾電壓的MOS管（即1.1V、1.8V和2.5V），1P10M，采用Low-k(2.7)的銅互連。第三十六頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)第三章集成電路中的器件模型第三十七頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)建立方法：1.以器件的結(jié)構(gòu)和工作原理為依據(jù)。2.把器件當(dāng)成“黑盒子”而從其端口出發(fā)建立模型特性。第三十八頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型1.直流模型——大信號(hào)范圍內(nèi)適合，也叫大信號(hào)模型。2.低頻小信號(hào)模型——小信號(hào)時(shí)適合。3.高頻模型——加上各種寄生元件而生成。4.噪聲模型。分類(lèi)：第三十九頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型一.二極管模型飽和電流——面積因子第四十頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型二.雙極晶體管模型直流模型晶體管傳輸飽和電流交流小信號(hào)模型（考慮各種電容的影響）第四十一頁(yè)，共五十六頁(yè)，編輯于2023年，星期四集成電路中的器件模型三.MOSFET模型SPICEModelLEVEL=1Shichman-Hodges(SH方程)modelLEVEL=2考慮了二階效應(yīng)LEVEL=3半經(jīng)驗(yàn)?zāi)Ｐ蚅EVEL=4短溝道模型（BSIM3)

第四十二頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型LEVEL1(以NMOS為例)1.直流大信號(hào)模型（開(kāi)啟電壓）（，）（，）（）其中第四十三頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型2.交流模型L為溝道長(zhǎng)度L’為有效長(zhǎng)度L0柵對(duì)源、漏覆蓋長(zhǎng)度第四十四頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型歐姆區(qū)：溝道中的n型反型層與襯底之間的電容第四十五頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型飽和區(qū)：第四十六頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型3.交流小信號(hào)模型(低頻、高頻)截止區(qū)：歐姆區(qū)：小信號(hào)時(shí)通常不工作在歐姆區(qū)。飽和區(qū)：強(qiáng)反型所需的柵壓體閾值參數(shù)第四十七頁(yè)，共五十六頁(yè)，編輯于2023年，星期四MOS和雙極型器件性能比較

跨導(dǎo)

對(duì)MOS器件,若Ic=1mA,室溫下kT/q=0.026V,則對(duì)雙極器件,第四十八頁(yè)，共五十六頁(yè)，編輯于2023年，星期四可以畫(huà)出低頻小信號(hào)等效電路加上電容可以得到高頻小信號(hào)等效電路第四十九頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)集成電路中的器件模型4.MOS管的亞閾值區(qū)特性應(yīng)用：（1）低功耗時(shí)

（2）利用指數(shù)關(guān)系（3）低速電路第五十頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)三.MOS工藝中兩個(gè)重要問(wèn)題a）ESD（Electro-Static-Discharge）b）Latch-upeffect集成電路中的器件模型第五十一頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)a）集成電路中管腳的靜電保護(hù)電路集成電路中的器件模型第五十二頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集成電子學(xué)b）閂鎖效應(yīng)閂鎖效應(yīng)是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的，當(dāng)其中一個(gè)三極管正偏時(shí)，就會(huì)構(gòu)成正反饋形成閂鎖。集成電路中的器件模型第五十三頁(yè)，共五十六頁(yè)，編輯于2023年，星期四模擬集