2022年長(zhǎng)安大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷A(有答案)

2022年長(zhǎng)安大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷A（有答案）一、選擇題1、在對(duì)破壞性讀出的存儲(chǔ)器進(jìn)行讀/寫操作時(shí)，為維持原存信息不變，必須輔以的操作是（）。A.刷新B.再生C.寫保護(hù)D.主存校驗(yàn)2、下述說法中正確的是（）。I.半導(dǎo)體RAM信息可讀可寫，且斷電后仍能保持記憶Ⅱ.動(dòng)態(tài)RAM是易失性RAM，而靜態(tài)RAM中的存儲(chǔ)信息是不Ⅲ.半導(dǎo)體RAM是易失性RAM，但只要電IV.半導(dǎo)體RAM是非易失性的RAMA.I、ⅢB.只有ⅢC.Ⅱ、IVD.全錯(cuò)3、下I.符號(hào)位不II.在原Ⅲ.假設(shè)兩個(gè)n位數(shù)進(jìn)行原A.II，IIIC.只有IIIB.只有ⅢD.全錯(cuò)4、在判斷原碼規(guī)格化的形式的原A.尾數(shù)的符號(hào)位與第一數(shù)位不B.尾數(shù)的1，數(shù)符任意第一數(shù)位為C.尾數(shù)的符號(hào)位與第一位相同易失的源不斷電，所存信息是不丟失的列關(guān)于定點(diǎn)數(shù)原碼一位乘算法的描述正確的是（）。參加運(yùn)算，根據(jù)數(shù)值位的乘法運(yùn)算結(jié)果確定結(jié)果的符號(hào)位碼一位乘算法過程中，所有移位均是算術(shù)移位操作碼一位乘，部分積至少需要使用n位奇存器浮點(diǎn)機(jī)中，則是（）。同

D.階符與數(shù)符不同5、并行加法器中，每位全和的形成除與本位相加兩數(shù)數(shù)值位有關(guān)外，還與（）有A.低位數(shù)值大小B.低位數(shù)的全和C.高位數(shù)值大小D.低位數(shù)送來(lái)的進(jìn)位6、在異步通信方式中，一個(gè)總線傳輸周期的過程是（）。A.先傳送數(shù)據(jù)，再傳送地址B.先傳送地址，再傳送數(shù)據(jù)C.只傳輸數(shù)據(jù)D.無(wú)法確定7、總線寬度與下列（）有關(guān)。A.控制線根數(shù)B.數(shù)據(jù)線根數(shù)C.地址線根數(shù)D.以上都不對(duì)8、下列關(guān)于配備32位微處理器的計(jì)算機(jī)的說法中，正確的是（）。該機(jī)器的通用寄存器一般為32位Ⅱ.該機(jī)器的地址總線寬度為32位Ⅲ.該機(jī)器能支持64位操作系統(tǒng)IV.一般來(lái)說，A.I、ⅡB.I、ⅢC.I、Ⅳ9、完整的計(jì)算機(jī)64位微處理器的性能比32位微處理器的高D.I、IⅡ、Ⅳ系統(tǒng)應(yīng)該包括（）。

A.運(yùn)算器、存儲(chǔ)器、控制器B.外部設(shè)備和主機(jī)C.主機(jī)和應(yīng)用程序D.主機(jī)、外部設(shè)備、配套的軟件系統(tǒng)10、若磁盤轉(zhuǎn)速為7200r/min，平均尋道時(shí)間為8ms，每個(gè)磁道包含1000個(gè)扇區(qū)，則訪問一個(gè)扇區(qū)的平均存取時(shí)間大約是（）。A.8.1msB.12.2msC.16.3msD.20.5ms11、某計(jì)算機(jī)的IO設(shè)備采用異步串行傳送方式傳送字符信息，字符信息的格式為：1位起始位、7位數(shù)據(jù)位、1位檢驗(yàn)位、1位停止位。若要求每秒傳送480個(gè)字符，那么該I/O設(shè)備的數(shù)據(jù)傳輸率應(yīng)為（）bit/s.A.1200B.4800C.9600D.240012、關(guān)于微指令操作控制字段的編碼方法，下面敘述正確的是（）。A.直接編碼、字段間接編碼法和字段直接編碼法都不影響微指令的長(zhǎng)度B.一般情況下，直接編碼的微指令位數(shù)最多C.一般情況下，字段間接編碼法的微指令位數(shù)最多D.一般情況下，字段直接編碼法的微指令位數(shù)最多13、微程序控制器A.了從磁盤存儲(chǔ)器讀取微指令的時(shí)間B.了從主存儲(chǔ)器讀取微指令的時(shí)間C.了從指令寄存器讀取微指令的時(shí)間D.了從控制存儲(chǔ)器讀取微指令的時(shí)問的速度比硬布線控制器慢，主要是因?yàn)椋ǎ?/p>

14、下列對(duì)RISC的描述中，正確的有（）。I.支持的尋址方式更多Ⅱ.大部分指令在一個(gè)機(jī)器周期完成Ⅲ.通用寄存器的數(shù)量多Ⅳ.指令字長(zhǎng)不固定A.I、ⅣB.Ⅱ、ⅢC.I、Ⅱ、ⅢD.I、Ⅱ、Ⅲ、Ⅳ15、下列不屬于程序控制指令的是（）。A.無(wú)條件轉(zhuǎn)移指令B.條件轉(zhuǎn)移指令C.中斷隱指令D.循環(huán)指令二、填空題16、由于存儲(chǔ)器芯片的所以往往需要在______和______兩方容量有限，面進(jìn)行擴(kuò)充才能滿足實(shí)際需求。17、為了運(yùn)算器的高速性，采用了________進(jìn)位，________乘除法，________等并行技術(shù)措施。18、雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于________存儲(chǔ)器結(jié)構(gòu)。前者采用________技術(shù)，后者采用________技術(shù)。19、廣泛用使的_______和_______都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器，它們共同的缺點(diǎn)是_______20、在計(jì)算機(jī)術(shù)語(yǔ)中，將______和______和在一起稱為CPU，而將CPU和______合在一起稱為主機(jī)。

21、直接內(nèi)存訪問（DM）方式中，DM控制器從CPU完全接管對(duì)_______的控制，數(shù)據(jù)交換不經(jīng)過CPU，而直接在內(nèi)存和_______之間進(jìn)行。22、虛擬存儲(chǔ)器指的是________層次，它給用戶提供了一個(gè)比實(shí)際________空間大的多________空間。23、指令格式是指令用_______表示的結(jié)構(gòu)形式，通常格式中由操作碼字段和_______字段組成。24、閃速存儲(chǔ)器能提供高性能、低功耗、高可靠性以及_______能力，因此作為_______用于便攜式電腦中。25、按IEEE754標(biāo)準(zhǔn)，一個(gè)浮點(diǎn)數(shù)的階碼E的值等于指數(shù)的_________加上一個(gè)固定的_________三、名詞解釋題26、基數(shù)：27、波特率：

28、通道：29、RAM：四、簡(jiǎn)答題30、CPU響應(yīng)中斷應(yīng)具備哪些條件？31、簡(jiǎn)述多重中斷系統(tǒng)中CPU響應(yīng)中斷的步驟。

32、存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次？計(jì)算機(jī)如何管理這些層次？33、I/0設(shè)備有哪些編址方式，各有何特點(diǎn)？五、計(jì)算題

34、設(shè)有主頻24MHz的CPU，平均每條指令的執(zhí)行時(shí)間為兩個(gè)機(jī)器周期，每個(gè)機(jī)器周期由兩個(gè)時(shí)鐘周期組成，試求：1）機(jī)器的工作速度。2）假如每個(gè)指令周期中有一個(gè)是訪存周期，需插入兩個(gè)時(shí)鐘周期的等待時(shí)間，求機(jī)器的工作速度。解：35、某計(jì)算機(jī)的CPU主頻為500MHz，所連接的某外設(shè)的最大數(shù)據(jù)傳輸率為20KB/s，該外設(shè)接口中有一個(gè)16位的數(shù)據(jù)緩存器，相應(yīng)的中斷服務(wù)程序的執(zhí)行時(shí)間為500個(gè)時(shí)鐘周期。請(qǐng)回答下列問題：1）是否可用中斷方式進(jìn)行該外設(shè)的輸入輸出？若能，在該設(shè)備持續(xù)工作期間，CPU用于該設(shè)備進(jìn)行輸入/輸出的時(shí)間占整個(gè)CPU時(shí)間的百分比大約為多少？2）若該外設(shè)的最大數(shù)據(jù)傳輸率是2MB/s，則可否用中斷方式進(jìn)行輸入輸出？

36、現(xiàn)有64K×2位的存儲(chǔ)器芯片，欲設(shè)計(jì)具有同樣存儲(chǔ)容量的存儲(chǔ)器，應(yīng)如何安排地址線和數(shù)據(jù)線引腳的數(shù)目，使兩者之和最小，并說明有幾種解法。六、綜合題37、采用微程序控制器的某計(jì)算機(jī)在微程序級(jí)采用兩級(jí)流水線，即取第i+1條微指令與執(zhí)行第i條微指令同時(shí)進(jìn)行。假設(shè)微指令的執(zhí)行時(shí)間需要40ns，試問：1）若控制存儲(chǔ)器選用讀出時(shí)間為30ns的ROM，在這種情況下微周期為多少？并畫出微指令執(zhí)行時(shí)序圖。2）若控制存儲(chǔ)器選用讀出時(shí)間為50ns的ROM，在這種情況下微周期為多少？并畫出微指令執(zhí)行時(shí)序圖。

38、某計(jì)算機(jī)的主存地址空間大小為256MB，按字節(jié)編址。指令Cache和數(shù)據(jù)Cache分離，均有8個(gè)Cache行，每個(gè)Cache行大小為64B，數(shù)據(jù)Cache采用直接映射方式?，F(xiàn)有兩個(gè)功能相同的程序A和B，其偽代碼如下所示：假定int類型數(shù)據(jù)用32位補(bǔ)碼表示，程序編譯時(shí)，i、j、sum均分配在寄存器中，數(shù)組a按行優(yōu)先方式存放，其首地址為320（+進(jìn)制）。請(qǐng)回答下列問題，要求說明理由或給出計(jì)算過程。1）若不考慮用于Cache一致性維護(hù)和替換算法的控制位，則數(shù)據(jù)Cache的總?cè)萘繛槎嗌伲?）數(shù)組元素a[0][31]和a[1][1]各自所在的主存塊對(duì)應(yīng)的Cache行號(hào)分別是多少（Cache行號(hào)從0開始）？3）程序A和B的數(shù)據(jù)訪問命中率各是多少？哪個(gè)程序的執(zhí)行時(shí)間更短？

39、某機(jī)器采用一地址格式的指令系統(tǒng)，允許直接和間接尋址（機(jī)器按字尋址）。機(jī)器配有如下硬件：ACC、MAR、MDR、PC、X、MQ、IR以及變址寄存器R。和基址寄存器Ra，均為16位。1）若采用單字長(zhǎng)指令，共能完成105種操作，則指令可直接尋址的范圍是多少？一次間接尋址的范圍又是多少？2）若采用雙字長(zhǎng)指令，操作碼位數(shù)及尋址方式不變，則指令可直接尋址的范圍又是多少？畫出其指令格式并說明各字段的含義。3）若存儲(chǔ)字長(zhǎng)不變，可采用什么方法訪問容量為8MB的主存？需增設(shè)哪些硬件？

參考答案一、選擇題1、B2、D3、D4、B5、D6、B7、B8、C9、D10、B11、B12、B13、D、14、B15、C二、填空題16、存取時(shí)間存儲(chǔ)周期存儲(chǔ)器帶寬17、先行陣列流水線

18、并行空間并行時(shí)間并行19、SRAMDRAM斷電后不能保存信息20、運(yùn)算器控制器存儲(chǔ)器21、總線I/O設(shè)備（或輸入輸出設(shè)備）22、主存--外存主存虛擬地址23、二進(jìn)制代碼地址碼24、瞬時(shí)啟動(dòng)固態(tài)盤25、真值偏移量三、名詞解釋題26、基數(shù)：在浮點(diǎn)數(shù)據(jù)編碼中，對(duì)階碼所代表的指數(shù)值的數(shù)據(jù)，在計(jì)算機(jī)中是一個(gè)常數(shù)，不用代碼表示。27、波特率：碼元傳輸速率，每秒通過信道傳輸?shù)拇a元數(shù)。（傳的是信號(hào)）28、通道：是一個(gè)具有輸入輸出處理器的輸入輸出接口。29、RAM：隨機(jī)訪問存儲(chǔ)器，能夠快速方便的訪問地址中的內(nèi)容，訪問的速度與存儲(chǔ)位置無(wú)關(guān)。四、簡(jiǎn)答題30、答：（1）在CPU內(nèi)部設(shè)置的中斷屏蔽觸發(fā)器必須是開放的。（2）外設(shè)有中斷請(qǐng)求時(shí)，中斷請(qǐng)求觸發(fā)器必須處于“1”狀態(tài)，保持中斷請(qǐng)求信號(hào)。（3）外設(shè)（接口）中斷允

許觸發(fā)器必須為“1”，這樣才能把外設(shè)中斷請(qǐng)求送至CPU。當(dāng)上述三個(gè)條件具備時(shí)，CPU在現(xiàn)行指令結(jié)束的最后一個(gè)狀態(tài)周期響應(yīng)中斷。31、答：（1）、關(guān)中斷。禁止所有中斷；（2）、保護(hù)現(xiàn)優(yōu)先條件，從而確定中斷（3）、判別中斷條件服務(wù)程序的地址；（4）、開中斷，設(shè)置cpu優(yōu)先級(jí)為當(dāng)（5）、執(zhí)行中斷成中斷請(qǐng)求的操縱；（6）關(guān)閉中斷，禁止所有中斷；（7）恢復(fù)現(xiàn)場(chǎng)保護(hù)，包括pc的值（8）、開中斷，繼續(xù)執(zhí)行源程序；暫時(shí)場(chǎng)信息，包括保存pc的值；根據(jù)中斷前中斷優(yōu)先級(jí)，允許響應(yīng)外部中斷。服務(wù)程序。完暫時(shí)32、答：存儲(chǔ)器的Cache-主存層次在存儲(chǔ)系統(tǒng)中主要對(duì)CPU訪存起加速作用，CPU訪存速度加快，接近于Cache的速度，而尋址空間和位價(jià)卻接近于主存。主存-輔存存儲(chǔ)系統(tǒng)中主要起擴(kuò)容作用，即從程序員的角度看，他所使用的存儲(chǔ)器其容量和位價(jià)接近于輔存，而速度接近于主存。綜合上述從整個(gè)存儲(chǔ)系統(tǒng)來(lái)看，就達(dá)到了速度快、容量大、位價(jià)低的優(yōu)化效果。層次結(jié)構(gòu)主要體現(xiàn)在Cache-主存和主存-輔存這兩個(gè)存儲(chǔ)層次上。即從整體運(yùn)行的效果分，析層次在兩個(gè)存儲(chǔ)層次的作用，主存與CACHE之間的信息調(diào)度功能全部由硬件自動(dòng)完成。而主存與輔存層次的調(diào)度目前廣泛采用虛擬存儲(chǔ)技術(shù)實(shí)現(xiàn)，即將主存與輔存的一部分通過軟硬結(jié)合的技術(shù)組成虛擬存儲(chǔ)器，程序員可使用這個(gè)比主存實(shí)際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當(dāng)程序運(yùn)行時(shí)，再由軟、硬件自動(dòng)配合完成虛擬地址空間與主存實(shí)際物理空間的轉(zhuǎn)換。因此，這調(diào)度或轉(zhuǎn)換操作對(duì)于程序員來(lái)說都是透明的。兩個(gè)層次上的33、答：統(tǒng)一編址是在主存地址中劃出一定的范圍作為I/0地址，編址和獨(dú)立編址。統(tǒng)一即可實(shí)現(xiàn)對(duì)1/0的訪問。但主存的容量相應(yīng)減少了。獨(dú)立編址，I/0地這樣通過訪存指令址和主存是分開的，I/0地址不占主存空間，但訪存需專門的I/0指令。五、計(jì)算題34、1）主頻為24MHz的意思是每秒中包含24M個(gè)時(shí)鐘周期，又因?yàn)閳?zhí)行一條指令需要4個(gè)時(shí)鐘周期，故機(jī)器每秒可以執(zhí)行的指令數(shù)為24M/4=6M條（600萬(wàn)條）。2）插入兩個(gè)時(shí)需要6個(gè)時(shí)鐘周期，即執(zhí)行每條指令鐘周期，故機(jī)器每秒可以執(zhí)行的指令數(shù)為24M/6=4M條，即400萬(wàn)條。35、解析：

1）因?yàn)樵撏庠O(shè)接口中有一個(gè)16位數(shù)據(jù)緩存器，所以，若用中斷方式進(jìn)行輸入/輸出，可以每16位進(jìn)行一次中斷請(qǐng)求，因此，中斷請(qǐng)求的時(shí)間間隔為2B/20KB/s=100μs.對(duì)應(yīng)的中斷服務(wù)程序的執(zhí)行時(shí)間為：（1/500MHz）×500=1s。因?yàn)橹袛囗憫?yīng)過程就是執(zhí)行條隱指令的過程，所用時(shí)間相對(duì)于中斷處理時(shí)間（執(zhí)行中斷服務(wù)程序的時(shí)間）而言，幾乎可以忽略不計(jì)，因而整個(gè)中斷響應(yīng)并處理的時(shí)間大約為1s多一點(diǎn)，遠(yuǎn)遠(yuǎn)小于中斷請(qǐng)求的間隔時(shí)間。因此，可以用中斷方式進(jìn)行該外設(shè)的輸入輸出。若用中斷方式進(jìn)行該設(shè)備的輸入/輸出，則該設(shè)備持續(xù)上作期間，CPU用于該設(shè)備進(jìn)行輸入/輸出的時(shí)間占整個(gè)CPU時(shí)間的百分比大約為1/100=1%。2）若外設(shè)的最大傳輸率為2MB/s，則中斷請(qǐng)求的時(shí)間間隔為10×2B/2MB=1s。6而整個(gè)中斷響應(yīng)并處理的時(shí)間大約為1s多一點(diǎn)，中斷請(qǐng)求的間隔時(shí)間小于中斷響應(yīng)和處理時(shí)間，即中斷處理還未結(jié)束就會(huì)有該外設(shè)新的中斷到來(lái)，因此不可以用中斷方式進(jìn)行該外設(shè)的輸入輸出36、解析：不x和y。只需要滿足2×y=64K×2，妨設(shè)地址線和數(shù)據(jù)線的數(shù)目分別為x有如下方案：當(dāng)y=l時(shí)，x=17：當(dāng)y=2時(shí)，x=16；當(dāng)y=4時(shí)，x=15；當(dāng)y=8時(shí)，x=14。（可不用討論y等于3、5、6這些情況，不然x就沒法計(jì)算了）后面的就不用計(jì)算了，肯定比前面的引腳數(shù)目多。從以上分析可以看出，當(dāng)數(shù)據(jù)線為地址線和數(shù)據(jù)線引腳的數(shù)目之和1或2時(shí)，為18，達(dá)到最小，并且有兩種解答。六、綜合題

37、解析：在執(zhí)行本條微指令的同時(shí)，預(yù)取下一條微指令。因?yàn)檫@兩個(gè)操作是在兩個(gè)完全不同的部件中執(zhí)行的，所以這種重疊是完全可行的。取微指令的時(shí)間與執(zhí)行微指令的時(shí)間哪個(gè)長(zhǎng)，就以它作為微周期1）若控制存儲(chǔ)器選用讀出時(shí)間為30ns的ROM，微指令執(zhí)行時(shí)序圖如圖a所示。因?yàn)槿〉趇+1條微指令與執(zhí)行第i條微指令同時(shí)進(jìn)行，所以取微指令的讀出時(shí)間為30ns，而微指令的執(zhí)行時(shí)間需要40ns。這種情況下微周期取最長(zhǎng)的時(shí)間，即40ns。2）若控制存儲(chǔ)器選用讀出時(shí)間為50ns的ROM，微指令執(zhí)行時(shí)序圖如圖b所示。這種情況下微周期需取50ns。38、解析：1）Cache結(jié)構(gòu)如下。V…TagData此處的行即為塊（Block）。直接映射下，每塊的Cache結(jié)構(gòu)一般分為4個(gè)部分，其中，V：1位，表示所在的塊是否有效。…：表示用于Cache一致性維護(hù)和替換算法的控制位。TAG：地址轉(zhuǎn)換標(biāo)記。

如果不計(jì)算“…”部分，則Cache的大小由V、Tag和Data（數(shù)據(jù)）3部分組成。在直接映射中，可以將地址分為如下3個(gè)部分：Tag快索引塊內(nèi)本題中，總的尋址位數(shù)為28位（228=256M）：塊內(nèi)位為6位（25-64），5~0位；塊索引為3位（23=8），8~6位。因此，Tag=28-6-3=19位，即27~9位。每行（塊）的大小=V+Tag+數(shù)據(jù)=1+19+64×8位。數(shù)據(jù)Cache有8行，2）由首地址為320，因此可知：總?cè)萘繛椋?+19+64×8）×8/8=532B。于數(shù)組在存儲(chǔ)器中按行優(yōu)先方式存放，因此每個(gè)數(shù)組元素占4B。數(shù)組a[0][31]在存儲(chǔ)器中的地址為320+31×4=444=000110111100Ba[l][1]在存儲(chǔ)器中的地址為320+（256+1）×4=1348=010101000100B按直接映射方式，地址分為3部分，塊索引在地址的8~6位，因此兩地址所對(duì)應(yīng)的塊索引分別為6（110B）、5（101B）。3）數(shù)組a中每個(gè)數(shù)據(jù)只用了一次，如果大小64B，相當(dāng)于16個(gè)整數(shù)。對(duì)于程序A，如果入一塊到Cache（一次失配）后，程序沒有命中，則從主存中讀入一塊，是按行連續(xù)存放的，那么從主存讀隨后的15次便都Cache命中，讀一次管16次，因此命中率為[（2-212）/216]×100%=93.75%16程序B隨列訪問數(shù)組a，由于Cache的容量太小，讀入的數(shù)據(jù)塊留不到下次用便又被替換，因此每次都失敗，命中率為0%。另一種算法是，由于數(shù)組a一行的數(shù)據(jù)量為1KB>64B，因