加法器實驗報告

實驗三加法器的設(shè)計與仿真一、 實驗?zāi)康氖煜uartusii仿真軟件的基本操作，用邏輯圖和vhdl語言設(shè)計加法器并驗證。二、 實驗內(nèi)容1、 熟悉quartusii軟件的基本操作，了解各種設(shè)計輸入方法(原理圖設(shè)計、文本設(shè)計、波形設(shè)計)2、 用邏輯圖和vhdl語言設(shè)計全加器并進行仿真驗證；3、用設(shè)計好的全加器組成串行加法器并進行仿真驗證；4、用邏輯圖設(shè)計4位先行進位全加器并進行仿真驗證；三、 實驗原理全加器全加器英文名稱為full-adder,是用門電路實現(xiàn)兩個二進制數(shù)相加并求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，并輸出本位加法進位。多個一位全加器進行級聯(lián)可以得到多位全加器。用途：實現(xiàn)一位全加操作邏輯圖真值表第1頁共7頁利用與或門設(shè)計的全加器，它只能做一位的加法，先預(yù)想好它的功能，寫出真值表，就可以根據(jù)這些來設(shè)計電路了。四位串行加法器邏輯圖利用全加器的組合實現(xiàn)4位串行加法器，全加器只能對一位進行操作，將每一位的結(jié)果傳給下一位，就可以實現(xiàn)4位的加法器。74283：4位先行進位全加器(4-bitfulladder)利用74283芯片實現(xiàn)的4位先行進位全加器比前兩者功能更完善，它可以實現(xiàn)進位功能，這個自己設(shè)計難度比較大，可以參照74283的功能表加深對它的理解，第2頁共7頁按照如下的邏輯圖實現(xiàn)進位全加器。邏輯框圖邏輯功能表注：1、輸入信號和輸出信號采用兩位對折列表，節(jié)省表格占用的空間，如：［a1/a3］對應(yīng)的列取值相同，結(jié)果和值91/a3］對應(yīng)的運算是。1=a1+b1和。3=a3+b3。請自行驗證一下。2、c2是低兩位相加產(chǎn)生的半進位，c4是高兩位相加后產(chǎn)生的進位輸出，c0是低位級加法器向本級加法器的進位輸入。四、 實驗方法與步驟實驗方法：第3頁共7頁采用基于fpga進行數(shù)字邏輯電路設(shè)計的方法。采用的軟件工具是quartusii軟件仿真平臺，采用的硬件平臺是alteraepf10k20ti144_4的fpga試驗箱。實驗步驟：？全加器1、編寫源代碼。打開quartusii軟件平臺，點擊file中得new建立一個文件。編寫的文件名與實體名一致，點擊file/saveas以".vhd”為擴展名存盤文件。vhdl設(shè)計源代碼如下:數(shù)據(jù)流描述：2、按照實驗箱上fpga的芯片名更改編程芯片的設(shè)置。點擊assign/device，選取芯片的類型，選擇“altera的epf10k20ti144_4”4、波形仿真及驗證。在編譯成功后，點擊waveform開始設(shè)計波形。點擊“insertthenode”,按照程序所述插入節(jié)點，設(shè)置輸入信號的波形，給予適當?shù)男盘柤?，點擊保存按鈕保存。然后進行功能仿真，選擇菜單processing->generatefunctionalnetlist命令產(chǎn)生功能仿真網(wǎng)表，選擇菜單assignments-->setting下拉列表中選擇simulatorinput，在右側(cè)的simulationmode下拉列表中選擇functional，完成設(shè)置；選擇菜單中的processing->startsimulation啟動功能仿真，然后查看波形報告中的結(jié)果第4頁共7頁（2）編程下載及硬件測試：將實驗板連接都電腦上，選擇tools-->programmer命令進入下載窗口，單擊start進行下載當process欄中出現(xiàn)100%則下載成功。？4位串行加法器1、 新建一個工程，工程名與文件名相同，將全加器的vhd文件復(fù)制到該工程下，在工程中打開，并產(chǎn)生bsf，以將全加器作為一個子模塊在該工程中調(diào)用。2、 繪制邏輯圖。打開quartusii軟件平臺，點擊file中得new建立一個文件，按照原理中所述的邏輯圖進行連接，點擊file/saveas以“.bdf”為擴展名存盤文件。3、進行全編譯。【注】：后面的步驟與全加器相同，這里不再贅述。？4位先行進位全加器1、繪制邏輯圖。打開quartusii軟件平臺，點擊file中得new建立一個文件，按照原理中所述的邏輯圖進行連接，點擊file/saveas以“.bdf”為擴展名存盤文件。2、進行全編譯?！咀ⅰ浚汉竺娴牟襟E與全加器相同，這里不再贅述五、實驗結(jié)果與分析?全加器1、編譯過程a）編譯過程、調(diào)試結(jié)果首先是選擇processing-->analyzecurrentfile命令進行語法檢查然后選擇processing-->start-->startanalysis&synthesis命令進行綜合分析b）結(jié)果分析及結(jié)論：代碼的書寫、結(jié)構(gòu)及邏輯都是正確的，編譯成功。2、功能仿真a）功能仿真過程及仿真結(jié)果功能仿真過程：點擊processingsgeneratefunctionalsimulationnetlist產(chǎn)生仿真網(wǎng)表，點擊assignmentsfsettingsfsimulatorsettings，在simulationmode下拉選項中選擇functional，點擊ok。點擊processingsstartsimulation進行功能仿真。第5頁共7頁篇二：加法器數(shù)電實驗報告三實驗三加法器一、 實驗?zāi)康?、 掌握用ssi器件實現(xiàn)全加器的方法。2、掌握用msi組合邏輯器件實現(xiàn)全加器的方法。3、掌握集成加法器的應(yīng)用。二、 實驗設(shè)備及器件1、數(shù)字邏輯電路實驗板1塊2、74hc(ls)00(四二輸入與非門)1片3、74hc(ls)86(四二輸入異或門)1片4、74hc(ls)153(雙四選一數(shù)據(jù)選擇器)1片5、74hc(ls)283(4位二進制全加器)1片三、 實驗原理組合邏輯電路是數(shù)字電路中最常見的邏輯電路之一。組合邏輯電路的特點，就是在任意時刻電路的輸出僅取決于該時刻的輸入信號，而與信號作用前電路所處的狀態(tài)無關(guān)。本實驗是根據(jù)給定的邏輯功能，設(shè)計出實現(xiàn)這些功能的組合邏輯電路。不考慮低位進位，只本位相加，稱半加。實現(xiàn)半加的電路，為半加器?？紤]低位進位的加法稱為全加。實現(xiàn)全加的電路，為全加器。實現(xiàn)三個輸入變量(一位二進制數(shù))全加運算功能的電路稱為1位全加器。實現(xiàn)多位二進制數(shù)相加有串行多位加法和并行多位加法兩種形式，其中比較簡單的一種電路是采用多個1位全加器并行相加，逐位進位的方式。實驗用器件管腳介紹：1、 74hc(ls)00(四二輸入與非門)管腳如下圖所示。2、 74hc(ls)86(四二輸入異或門)管腳如下圖所示。3、 74hc(ls)153(雙四選一數(shù)據(jù)選擇器)管腳如下圖所示。4、 74hc(ls)283(4位二進制全加器)管腳如下圖所示。四、 實驗內(nèi)容與步驟1、 用門電路實現(xiàn)全加器(基本命題)參照表達式si=ai?bi?cici+1=(ai?bi)ci+aibi其中為本位和，si為低位向本位的進位，ci+1為本位向高位進位，設(shè)計用與非門74hc(ls)00及異或門74hc(ls)86實現(xiàn)1位全加器的實驗電路圖，搭接電路，用led顯示其輸出，并記錄結(jié)果在下表：12、 依次由abc輸入信號，觀察led的工作情況并記錄注意：由于led是低電平有效，當輸出0是燈亮，輸出1時燈滅.2、 用數(shù)選器實現(xiàn)全加器(基本命題)是否與設(shè)計功能一致。注意：由于led是低電平有效，當輸出0是燈亮，輸出1時燈滅3、 用全加器實現(xiàn)代碼轉(zhuǎn)換電路(擴展命題)設(shè)計用全加器74hc(ls)283實現(xiàn)8421碼到余三碼轉(zhuǎn)換的實驗電路圖，搭接電路，用led顯示其輸出，并記錄結(jié)果在下表中。b.依次由abc輸入信號，觀察led的工作情況并記錄并與實驗一中對比看邏輯功能是否與設(shè)計功能一致。注意：由于led是低電平有效，當輸出0是燈亮，輸出1時燈滅五、 實驗總結(jié)通過本次試驗已經(jīng)掌握門電路器件實現(xiàn)全加器的方法，并對集成加法器的應(yīng)用有初步了解，在實驗過程中由于需要連接的線比較多，所以要格外小心。在實驗一中需要經(jīng)過反演規(guī)則將異或邏輯表達式反演為或非式。實驗二主要是用另一個方法實現(xiàn)全加器，注意數(shù)選器的數(shù)據(jù)選擇規(guī)律，輸入的被選擇項中最小項確定輸出項實驗三注意到輸入信號的順序問題和輸出信號接入led的順序，否則信號燈的顯示會與理論不符。這時候不能急，重新確認一下輸入和輸出的信號是否對應(yīng)tips：這次試驗學(xué)會了很多，首先萬用表很萬能，要習(xí)慣用萬用表檢測線路 其次做實驗的正確方法是先畫好電路圖，按圖接線，最后檢測，所以元件問題根本不是問題，就把他當個開關(guān)好了最后做實驗需要小心謹慎，思維敏捷。這個對萬事都是準則。篇三：八位加法器的設(shè)計實驗報告八位加法器的設(shè)計實驗報告學(xué)號： U200915272班級：信息安全0901姓名： 方瀏洋日期： 2011-5-2目錄一、 實 驗 概述 -2-一 、設(shè)計思路 ..-3-2.1 quartus ii 中74181 的 功能 分析 -3-2.2 8 位 先行加法器的設(shè)計 -3-2.3 8 位行波進位加法器的設(shè)計 -4-三、 實 驗 內(nèi)容 -5-3.18位先行加法器 3.2 - 5-8位行波加法器 - 7-3.3對先行進位和行波進位的時序分析 四、心得..-9-體會 -11--1-一、實驗概述利用eda軟件分別設(shè)計一個先行進位和行波進位的8位加法器，分別對它們進行時序分析，比較先行進位和行波進位在時間上的差異。eda是電子設(shè)計自動化(electronicdesignautomation)的縮寫。在eda平臺上，設(shè)計者可以用硬件描述語言完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對特定目標芯片的適配編譯、邏輯映射和編程下載等工作。利用eda工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出ic版圖或pcb版圖的整個過程的計算機上自動處理完成。本次實驗將利用目前在國內(nèi)比較流行的eda軟件工具quartusii。quartusii是altera公司提供的fpga/cpld開發(fā)集成環(huán)境，界面友好，使用便捷，是最易用、易學(xué)的eda軟件。在quartusii上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境。借助它，設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。實驗中，我通過原理圖輸入的方法來設(shè)計輸入，然后對其進行仿真，驗證器件的正確性，最后對其進行時序分析，比較兩種進位加法器在時間上的差異。-2-二、設(shè)計思路2.1quartusii中74181的功能分析要求設(shè)計一個8位的加法器，為了方便，我采用了兩個74181進行組合來實現(xiàn)8位加法器的功能。在quartusi中，74181元件的輸入輸出引腳與書上的略有不同。圖1示出了quartusii的元件庫中的74181方框圖。與書上的相比，它的a、b、f、p、g和a=b都是工作于負操作數(shù)，那么，要進行算術(shù)加法運算，則s3s2s1s0=hllh，m=l，cn=h。輸入a3n、a2n、a1n、a0n、b3n、b2n、b1n、b0n得到gn、pn、f0n、f1n、f2n、f3n、cn4。類似于正操作數(shù)的74181，fn=an+bn，cn4的非為進位，gn為進位產(chǎn)生函數(shù)，pn為進位傳遞函數(shù)。2.28位先行加法器的設(shè)計先行進位即高位進位和低位進位同時產(chǎn)生的進位。由于74181內(nèi)部就是采取的先行進位，因此，只需考慮兩片74181之間的進位關(guān)系。將操作數(shù)分成低4位和高4位，利用一片74181提供的低4位的進位傳輸輸出pn和進位發(fā)生輸出gn來產(chǎn)生另一片的進位。則進位關(guān)系為：c,=gn+c?pn式中，c’對應(yīng)高4位74181的初始進位，c對應(yīng)低4位74181的初始進位，gn和pn對應(yīng)低4位74181的相應(yīng)引腳。結(jié)構(gòu)框圖如下：-3-圖28位先行進位加法器2.38位行波進位加法器的設(shè)計行波進位也就是串行進位，每一位的進位都是由相鄰的低位送來。實驗中，采取用8個一位全加器來實現(xiàn)。結(jié)構(gòu)如圖3所示：圖38位行波進位加法器可是，在元件庫中沒有一位全加器。那就需要先設(shè)計一個一位全加器。根據(jù)fa的本位和及進位表達式：si=ai?bi?ci-1ci+1=aibi+(bi+ai)ci-1做出一位全加器的邏輯電路圖，通過quartusi來生成元件，方便調(diào)用。 最后，將8個fa串行連接起來就成了8位行波進位加法器。- 4 -篇四：四位加法器實驗報告四位加法器實驗報告實驗?zāi)康模赫莆战M合邏輯電路的基本分析與設(shè)計方法；理解半加器和全加器的工作原理并掌握利用全加器構(gòu)成不同字長加法器的各種方法；學(xué)習(xí)元件例化的方式進行硬件電路設(shè)計；學(xué)會利用軟件仿真實現(xiàn)對數(shù)字電路的邏輯功能進行驗證和分析。實驗儀器：數(shù)字邏輯實驗箱實驗內(nèi)容：設(shè)計實現(xiàn)逐次進位加法器，進行軟件仿真并在實驗平臺上測試。設(shè)計實現(xiàn)超前進位加法器，進行軟件仿真并在實驗平臺上測試。使用vhdl自帶加法運算實現(xiàn)一個4位全加器。實驗代碼：a.逐次進位加法器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfdfaisport(a,b:instd_logic_vector(3downto0);ci：instd_logic;s:outstd_logic_vector(3downto0);co:outstd_logic);endentity;architecturestructoffdfaisport(a,b,ci:instd_logic;s,co:outstd_logic);signalc0,c1,c2:std_logic;beginu0:fadderportmap(a(0),b(0),ci,s(0),c0);u1:fadderportmap(a(1),b(1),c0,s(1),c1);u2:fadderportmap(a(2),b(2),c1,s(2),c2);u3:fadderportmap(a(3),b(3),c2,s(3),co);endarchitecturestruct;#定義串行加法器總體接口#基于一位全加器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfadderisport(a,b,ci:instd_logic;s,co:outstd_logic);endentity;architecturefuncoffadderisbeginco<=(aandb)or(ciand(axorb));s<=axorbxorci;endarchitecturefunc;b.超前進位加法器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitylacisport(a,b:instd_logic_vector(3downto0);ci:instd_logic;co:outstd_logic;s:outstd_logic_vector(3downto0));endentity;#定義一位全加器#定義超前進位加法器總體接口architecturestructoflacissignalwirep,wireg:std_logic_vector(3downto0);signalwirec:std_logic_vector(2downto0);port();ai,bi:instd_logic;c:instd_logic;si:outstd_logic;pi:outstd_logic;gi:outstd_logic #基于一位全加器port( );ci:instd_logic;p:instd_logic_vector(3downto0);g:instd_logic_vector(3downto0);c:outstd_logic_vector(3downto0)#ker總理進位傳遞信號p與進位產(chǎn)生信號g,以及進位信號cbeginu0:fadder portmap(ai=>a(0),bi=>b(0),c=>ci,si=>s(0),pi=>wirep(0),gi=>wireg(0)); u1:fadder portmap(ai=>a(1),bi=>b(1),c=>wirec(0),si=>s(1),pi=>wirep(1),gi=>wireg(1)); u2:fadder portmap(ai=>a(2),bi=>b(2),c=>wirec(1),si=>s(2),pi=>wirep(2),gi=>wireg(2)); u3:fadder portmap(ai=>a(3),bi=>b(3),c=>wirec(2),si=>s(3),pi=>wirep(3),gi=>wireg(3)); l:ker portmap(ci=>ci,p(0)=>wirep(0),p(1)=>wirep(1),p(2)=>wirep(2),p(3)=>wirep(3),g(0)=>wireg(0),g(1)=>wireg(1),g(2)=>wireg(2),g(3)=>wireg(3),c(0)=>wirec(0),c(1)=>wirec(1),c(2)=>wirec(2),c(3)=>co);endarchitecturestruct;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfadderis port(ai,bi:instd_logic;c:instd_logic;si:outstd_logic;pi:outstd_logic;gi:outstd_logic)；endentity;architecturefuncoffadderisbeginpi<=aixorbi;gi<=aiandbi;si<=aixorbixorc;endarchitecturefunc;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitykeris port(ci:instd_logic;p:instd_logic_vector(3downto0);g:instd_logic_vector(3downto0);c:outstd_logic_vector(3downto0));#定義一位全加器#定義ker篇五：加法器的基本原理實驗報告一、 實驗?zāi)康?、 了解加法器的基本原理。掌握組合邏輯電路在quartusii中的圖形輸入方法及文本輸入方法。2、 學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計原理3、 熟悉eda工具quartusii和modelsim的使用，能夠熟練運用vriloghdl語言在quartusii下進行工程開發(fā)、調(diào)試和仿真。4、 掌握半加器設(shè)計方法5、 掌