allegro pcb16 5中新功能本介紹了當前和以前在以下幾個方面進行重大改進

產(chǎn)品版本16.6-20152015年6月 PCB編輯器：版本16.5本文檔介紹了AllegroPCBEditorRFPCB要查看有關硬件和軟件要求的更新，請參閱 tform系統(tǒng)要求。另請參閱“ tformProducts遷移指南，產(chǎn)品版16.5嵌入式隨著對更小和更輕的產(chǎn)品的市場需求的增加，性能的提高和更高的速度，可能需要考慮在PCB的內(nèi)部基板內(nèi)嵌入或甚至有源的部件。如果您正在設計基本上可以放在手中的產(chǎn)品，也許在移動應用程序中使用的產(chǎn)品或像數(shù)碼相機的消費電子設備，嵌入式組件技術可能在您的產(chǎn)品路線圖計劃中。組件如何安裝和邏輯連接到腔的形成方法可能因供應商而異。Allegro和研發(fā)團隊已盡全力提供一個強大的解決方案，可以滿足您在行業(yè)中遇到的巨大選擇。和往常一樣，我們對先進PCB設計的最佳建議，無論是HDI，F(xiàn)lex或Embedded將與您的制造商緊密合作，他們也可能擁有Allegro工具。他們可以建議最適合其流程的適當參數(shù)和約束設置。為了支持嵌入式組件，在AllegroPCB嵌入式組件設計可用于PCB編輯器和封裝/SiP工具。根據(jù)16.5的新計劃，選擇“小型化”產(chǎn)品選項 CEMENT）驅動的。該屬性可以在原理圖級別應用為“必需”或“可選”，從而實施您可能希望在設計過程中強加的前后流程限要設置您的板文件以支持嵌入式組件，請選擇安裝嵌入層設置表單控制用于嵌入式放置的層，BodyUp或BodyDown的組件方向，Direct或Indirect主要直接連接 組件直接焊接到內(nèi)層的制造技術。一種可視化方式是考慮將傳統(tǒng)PCB與外表面上的部件組裝在一起，然后在組件頂部層疊間接附加 其中組件懸掛在層之間的電介質材料中的制造技術。組件膠合，未焊接。電連接通過將箔和環(huán)氧樹脂鉆進控制部分微孔到部件引腳進行。封閉腔 在兩個蝕刻層之間的電介質中的嵌入元件周圍的空間?？涨坏腦Y尺寸由部件的尺寸和其他制造規(guī)則驅動。在大多數(shù)應用中，空腔將在兩個相鄰層之間;然而，將支持多層開腔 在其中放置部件的基板中的盲孔。該孔向外部基板表面之一開放，并且可以是幾層深。空腔通常具有從外表面到空腔深度的逐漸變小的長度和寬度。設計規(guī)要啟用這些約束，請選擇“設置-約束-模式-設計模式（軟件包”然后選擇嵌入式DRC注意：DFADFA使用移動/放置手冊，然后右鍵單擊以“放置放置”命令。嵌入組件的合法圖層僅以表單形式出現(xiàn) 圖形用戶界本節(jié)列出了對AllegroPCBEditor突出顯示與紋理模通過分配顏色和度命令以及通過顏色框提供條紋圖案支持。在指定顏色命令允許您指定自定義點畫圖案除了對象指定顏色和默認突出圖的亮點命令允許點畫圖案元素如漁網(wǎng)的分配;沒有顏色分配完成。這是 分配顏色命令的主要區(qū)別。兩個命令的“查找”過濾器選項動態(tài)和靜態(tài)形狀顯突出顯示在數(shù)據(jù)庫中識別固定對象通常可能是設計師的試錯操作。人們可能會嘗試滑動一個cline段，以發(fā)現(xiàn)它已被修復。新的圖形增強功能有助于識別具有點狀圖案疊加層的固定元素。將任何一個可用的15個點模式分配給位于“顏色”框的“顯示”選項卡中的新固定對象條目。狀可通過單擊狀態(tài)欄中的字段獲得功能響應。例如，可以選擇指示當前子類的字段并將其更改為新的類/子類。這是在側面板中打開“選項”選3-D查看器數(shù)據(jù)提示數(shù)據(jù)提示顯 圖標啟用或禁用數(shù)據(jù)提示蝕刻編輯HDIVia-Via線肥育差分相相位調諧是使用鼠標引導延遲調諧命令的替代方案，并為長度/相位受限的差分信號提供有限長度調整的精度。在靜態(tài)或動態(tài)相位約束差分對中特別有效，其中可能需要沿著該對中任一成員的路徑的各個點進行迭代蝕刻補償。只需在cline路徑上的任意一點點擊鼠標即可添加單參數(shù)相位碰撞。該命令位于PCB編輯器的“路線”菜單中。調用時，可以在“選項”選項卡中設置參數(shù)。選擇Line或Arc的樣式，然后定義其各自的長度/大錐漸變特征是基于形狀的圓角算法的函數(shù)。圓角參數(shù)形式已經(jīng)擴展到包括專門用于漸變的部分。其他次要更改包括表單開頭的全局選項部分。與引腳/基于通孔的圓角一樣，啟用“動態(tài)”選項會在交互式路由過程中自動添加錐形對象。如果禁用Dynamic選項，則可以使用位于Route-Gloss菜單中的addtaper 路線通過模在addconnect命令中可以使用ViaPattern調用addconnect命令，然后選擇一組通孔或cline調用addconnect命令，然后右鍵單擊以選擇MultilineRoute ViaPattern差分路由-區(qū)域邊界的墊出口行 HDI通過彩色支持現(xiàn)在可用于Via。這些圖形用于為單個或堆疊的微孔系列的相應起始：最終層提供視覺反饋。您可以顏色框-示文件夾中的顏色控件。在以前的版本中，如果要增加兩個相鄰的HDI通孔之間的線寬，應用程序必須在完整的設計中運行。在此版本中，該功能已得到增強，以提供新的控件選項，使用該選項可以僅在選定的庫中運行應用程序。Structure-Delete命令從設計數(shù)據(jù)庫中刪除不必要的結構。/智能PDF輸PDF現(xiàn)在可以直接從AllegroPCB編輯器生成。這是與AllegroPCB編輯器分開的。它使用AllegroDesignPublisherOption證（它也被DesignEntryHDL使用）。此工具將Allegro板數(shù)據(jù)導出到PDF文檔中，其中包含組件，網(wǎng)絡和測試點的智能數(shù)據(jù)。您可以指定可以查看的圖形類/子類圖層以及要在PDF中提取的屬性。圖形數(shù)據(jù)生成通過藝術品層控制文件和設計中分配給該層的當前顏色進行定義。頁面大小，灰度，縮放和其他選項可供用戶使用。選擇文件-導出-PDF。您需要具有AllegroDesignEntryHDL所使用的AllegroPDFPublisher證，并至少具有PDF閱讀器。Cadence建議使用Adobe9.0或更高關聯(lián)選擇制造 標當數(shù)據(jù)庫升級到先前的SPB版本到16.5版本時，維度不會變?yōu)殛P聯(lián)。在以前版本中添加的維度保持非關聯(lián)性和基本靜態(tài)。它們不能被移動或編輯，但是PCB設計人員可以選擇刪除并重新添加尺寸以利用新的關聯(lián)行為。在向y方向移動組件后，尺寸文本不保持其原來的y位置。要前一個位置，請使用“鎖定尺寸”命令。此命令在移動組件之前將文本鎖定在Z-移動在參數(shù)表中，Colorblue表示：實例參數(shù)表單-更改僅適用于您在畫布中選擇的維度。制DFA增強功能（側端和端端支持DFA電子表格現(xiàn)在支持第四個DRC條目，以適應對端到端和端到端的單獨值的請求。在下面的示例中，A和B都表示需要應用不同值的Sideto如果“End-Side”值不存在，DRC將使用“SidetoEnd”值來實現(xiàn)這兩個條件，就像在16.5版本之前的版本一樣。當比較兩個相同的符號時，只使用邊到端值。端到端被認為是多余的。DFA可用交互地，增加了與移動組件以達到最小DFA清除規(guī)則相關聯(lián)的行為。這種新行為需要將DFA_PAUSE_LEVEL用戶偏好設置為3.設置時，活動組件將在移動期間暫停以嘗試達到DFA規(guī)則。最低金屬與金屬間隙這是一個新的設計級別檢查，已被添加以確保滿足最小的金屬與金屬間隙。此檢查已添加到在某些間距模式意外設置為OFF時以及CAD<>最好在設計完成之前運行此支票。否則，在大多數(shù)情況下，它將產(chǎn)生冗余DRC，假設您的整個間隔模式設置為ON?！霸O計選項”頁面支持單個間隙值輸入。此檢查旨在作為網(wǎng)絡檢查工作;不支持相同的網(wǎng)絡行為。重復鉆機這也是一個新的設計級檢查，可以檢測跨相同層的重復鉆孔。重復的鉆孔可以基于相同或不同的墊堆棧定義。此定義將排除簡單（不相同現(xiàn)在可以生成橫截面的詳細視圖。要該命令，請選擇“制造-橫截面圖”或者運行xsection_chart命令。與NCLegend類似，該圖表Backdrill增強（任何圖層到任何圖層增強了AllegroPCB編輯器中的回鉆能力，允許任何圖層進行任何圖層配置。在SPB16.5釋放之前，回鉆被限制，因為它可以從頂層或底層開最大長度啟動此版本，更改MaxNeckLengthDRC的行為。如果頸縮部分的累積長度超過規(guī)定的最大頸長度值，則DRC在SPB16.5發(fā)布之前，在路由設計中，針對CLINE，以每段為基礎應用MaxNeckLength約束。因此，每個段在頸縮部分內(nèi)單獨測量，并與約束值進行比較。只要每個細分都小于最大長度，就沒有報告。然而，如果CLINE脖子多個單一區(qū)段，則有些情況下每個單獨的區(qū)段短于長度限制;而頸部的總長度超過約束長度，沒有報告。為了解決這種情況，MaxKnckLengthDRC的行為被改變，以將頸縮部分的累積長度限制為不超過規(guī)定的MaxNeckLength值。電氣和機械CAD數(shù)據(jù)的交換具有基于IDF和DXF的許多導入/導出格式。每種格式都保留了CAD行業(yè)接受的一套標準。這些格式多年來一直很好，有一個共同的基本問題，數(shù)據(jù)交換被認為是“全無”。如果最初使用電路板輪廓，約束區(qū)域和組件布局，則即使只修改了一個對象，所有相同的數(shù)據(jù)都將被雙向連續(xù)交換。這種交換格式難以管理設計的影響和更改。創(chuàng)建了EDMD模式（或更常用的IDX格式），一種新的基于XML的數(shù)據(jù)交換格式，以通過引入通過增量更改的概念來幫助ECAD/MCAD換。這意味著ECAD和MCAD工具都從相同的起點或基線開始，并且從基準線開始的任何變化都被認為是對數(shù)據(jù)的增量修改。然后將增量數(shù)據(jù)（而不是整個CAD界面數(shù)據(jù)集）從一個CAD工具傳遞到另一個CAD工具。例如，在設計基準線之后，PCBDesigner會移動位置在基線中定義的組件。在新模式中，設計會導出此更改，并通過GUI添加描述修改原因的注釋。機械設計將預覽增量數(shù)據(jù)，接受更改和導入數(shù)據(jù)，或更改，并回復一條解釋更改原因的注釋以及可能的新位置。PCB設計師預覽新的提案，接受，等。EDMD模式由ProSTEPiViPECAD/MCAD協(xié)作項目組管理。（）。CadenceDesignSystems是該項目組的成員，并繼續(xù)筆記以IDX2.0格式交換的數(shù)據(jù)與IDF3.0建議使用IDX格式，因為它將數(shù)據(jù)交換提升到更協(xié)作的環(huán)境。一旦建立基線，只會交換增量更改，用戶可以在其中查看特定更改，查看更改將對設計造成的影響，并接受或該更改。而IDF格式傳遞整個數(shù)據(jù)，而不向用戶提供查看更改的方式（也稱為全部或全部）。您不能同時使用IDX2.0和IDF3.0。為IDX和IDFid和流。如果啟動了IDF和IDX的設計，意外刪除IDX文件不是問題，因為IDXAllegro數(shù)據(jù)庫中。導入或導出的任何提議的增量IDX更改都將與數(shù)據(jù)庫中的當前基準您不能操作IDX文件。IDX數(shù)據(jù)標準是STEP和XML格式數(shù)據(jù)的混合，并且了文件中的多個區(qū)域。編輯一個項目而不編輯所有其他數(shù)據(jù)庫和其他地點-支持單一符號IDF在16.5之前版本中，多個用戶可以編輯和更新相同的設計，而不會發(fā)生通知。為了防止這種情況，引入了一個咨詢鎖定功能。在16.5中，當您打開編輯設計時，PCBEditor會創(chuàng)建一個鎖定文件<design>.ck。此鎖文件被，直到Allegro退出，打開另一個設計或寫入新的設計文件。如果不同的程序嘗試打開此設計，則會拋出警告消息，用戶可以覆蓋或取消其設計打開請求。當您嘗試覆蓋鎖定的設計時，會顯示類似的消息。您可以通過設置allegro_nolockig環(huán)境變量來禁用鎖定支持。當設置此變量時，程序不會創(chuàng)建鎖定文件，但在打開設計之前檢查是否存在鎖定文件。下降到從文件導出菜單支持Downrev到SPB16.3。一如既往，在承諾之前仔細考慮downrev的影響。子類Dbstatt相同的符號編輯符號編輯器現(xiàn)在可以通過向PIN_NUMBER在MDD編輯器中，可以在繪圖級別添加一個LOCKED屬性。當MDDtechfile批處理程序具有允許過濾輸出以匹配“約束管理器”框中存在的功能的新選項設計狀

有關信息，請參閱techfile-help和-i選項狀態(tài)框現(xiàn)在支持NetShortDRC狀態(tài)顏在當前集不包含所有橫截面條目的情況下，藝術品框現(xiàn)在將發(fā)出警告并提供創(chuàng)建記錄。增強了圖稿框，以支持添加空白記錄。為此，請使用右鍵菜單中提供的“添加手動”命令。新設計的默認設置為RS274X和2.5單位。公制設計默認為公制輸出。偷創(chuàng)建顯示形狀用戶定義的掩碼圖層-用戶定義的掩碼層現(xiàn)在支持Allegr像_TOP/_BOTTOM標準。為例如，由銷使用的焊盤疊對用戶掩模層GOLD_TOP限定的圓墊。如果設計還有地點-cementimport（plctxt）現(xiàn)在提供了將放置的組件移動到plctxt多邊形多邊形選擇已被增強，可以雙擊自動完成，就像選擇了“完成”撤消/命令exportipf，flipdesign，關聯(lián)性，關聯(lián)性和del_viaarray不再禁用undo/redo捕獲畫 選擇框中的縮放按 ce_default-允許用戶在運行工具-PadstackRece時，將單個通過替換指定為默認模式。您可以在“用戶首選 pact-在每個站點的基礎上禁用文本參數(shù)框中的緊湊按鈕。options_no_enhanced_padentry增強型填充條目選項的初始設置。artwork_arc_round_error-藝術品圓形警告消息可以作為錯誤消息。testprep_rpt_netnames-testprepallegro_nolockingEMBEDDED_CEMENT-枚舉屬性（值）允許組件定義和組件實例。EMBEDDED_SOFT-布爾屬性。允許在設計級別。EMB_VIA_CONNECT_PADSTACK-板級允許的字符串屬性。EMBEDDED_VIA_KEEPOUT-路由保持中允許的布爾屬性。CDS_FSP_PIN_NAME-引腳上允許的字符串屬性（請參閱FSP組）。CDS_FSP_PIN_NUMBERCDS_FSP_DP_PINCDS_FSP_IO_PIN_PAIRCDS_FSP_DIFF_PIN_TYPE性。CDS_FSP_BANK_NAME-引腳上允許的字符串屬性。CDS_FSP_GROUP_NAME-引腳上允許的字符串屬性。CDS_FSP_VOLTAGE-引腳上允許的字符串屬性。CDS_FSP_PIN_TYPE-引腳上允許的字符串屬性。CDS_FSP_PIN_STD-引腳上允許的字符串屬性。CDS_FSP_PIN_FUNC-引腳上允許的字符串屬性。CDS_FSP_CONNECT_INFOmdd（模塊）數(shù)據(jù)庫。導入到設計結果模塊時將繼承LOCKED屬性，這意味著模塊中的對象編輯BACKDRILL_MAX_PTH_STUBCDS_FSP_NETFSP_NET重命名，現(xiàn)在允許在引腳上（見FSP組）。CDS_FSP_INSTANCE_NAME-從FSP_INSTANCE_NAME重命名CDS_FSP_INSTANCE_ID-從FSP_INSTANCE_ID重命名CDS_FSP_IS_FPGA-從FSP_IS_FPGA重命名CDS_FSP_TERMINATION_TYPE-從FSP_TERMINATION_TYPE重命名CDS_FSP_LIB_PART_MODEL-從FSP_LIB_PART_MODEL重命名已刪除的THERMAL_RELIEF-由