微電子教學(xué)課件資料

總復(fù)習(xí)第一章概論什么是微電子學(xué)？有什么意義？晶體管發(fā)明：1947，貝爾，肖克萊等摩爾定律集成電路分類1.數(shù)字、模擬、模數(shù)混合(按電路功能分）2.MOS,雙極，BiMOS（按器件結(jié)構(gòu)類型分）3.SSI,MSI,LSI,VLSI（按規(guī)模分）4.單片，混合（按結(jié)構(gòu)形式分）集成電路按器件結(jié)構(gòu)可分為什么類型，各有什么特點？回答以下概念（1）能帶結(jié)構(gòu)：導(dǎo)帶、價帶、禁帶，多數(shù)載流子、少數(shù)載流子，（2）本征、n型、p型半導(dǎo)體（費米能級位置）（3）施主雜質(zhì)、受主雜質(zhì)、施主能級、受主能級（4）費米能級（6）遷移率、晶格散射、雜質(zhì)散射什么叫遷移率，遷移率與溫度以及摻雜濃度有什么變化關(guān)系，并說明原因？總復(fù)習(xí)第2章半導(dǎo)體物理

價帶：被電子填充的能量最高的能帶導(dǎo)帶：未被電子填充的能量最低的能帶禁帶：導(dǎo)帶底與價帶頂之間能帶帶隙：導(dǎo)帶底與價帶頂之間的能量差半導(dǎo)體的能帶結(jié)構(gòu)導(dǎo)帶價帶Eg金屬導(dǎo)體Eg=0絕緣體Eg很大10eV以上半導(dǎo)體Eg適中在0.1-5eV典型半導(dǎo)體禁帶寬度

Si1.1Ge0.67GaAs1.43施主能級受主能級雜質(zhì)能級：雜質(zhì)可以使電子在其周圍運動形成量子態(tài)載流子的輸運漂移電流遷移率電阻率單位電場作用下載流子獲得平均速度反映了載流子在電場作用下輸運能力

載流子的漂移運動：載流子在電場作用下的運動引入遷移率的概念影響遷移率的因素影響遷移率的因素：有效質(zhì)量平均弛豫時間（散射〕體現(xiàn)在：溫度和摻雜濃度半導(dǎo)體中載流子的散射機制：晶格散射（熱運動引起）電離雜質(zhì)散射散射機理晶格散射雜質(zhì)散射++遷移率與摻雜濃度的關(guān)系遷移率與溫度的關(guān)系總復(fù)習(xí)第2章

pn結(jié)部分（1）什么叫pn結(jié)，如何形成的

擴散，自建電場，漂移，勢壘（2）pn結(jié)電流電壓關(guān)系

正向反向（3）什么叫耗盡層

形成過程（4）pn結(jié)的擊穿

隧道，雪崩（5）pn結(jié)的制作

擴散，離子注入

平衡pn結(jié)：無偏壓下的pn結(jié)擴散的結(jié)果形成自建電場?？臻g電荷區(qū)也稱作“耗盡區(qū)”

“勢壘區(qū)”

空間電荷區(qū)為高阻區(qū)，因為缺少載流子平衡：擴散流＝漂移流，

n,p區(qū)域的費米能級一致能帶的彎曲，形成勢壘雪崩擊穿由倍增效應(yīng)引起的擊穿。當PN結(jié)外加的反向電壓增加到一定數(shù)值時，空間電荷數(shù)目較多，自建電場很強，使流過PN結(jié)的少子漂移速度加快，可獲得足夠大的動能，它們與PN結(jié)中的中性原子碰撞時，能把價電子從共價建中碰撞出來，產(chǎn)生新的電子空穴對。雪崩擊穿通常發(fā)生在摻雜濃度較低的PN結(jié)中。P型n型強電場破壞共價健引起的。齊納擊穿通常發(fā)生在摻雜濃度較高的PN結(jié)中。齊納擊穿

PN結(jié)的伏安特性

定量描繪PN結(jié)兩端電壓和流過結(jié)的電流的關(guān)系的曲線——PN結(jié)的伏安特性。根據(jù)理論分析，PN結(jié)的伏安特性方程為外加電壓流過PN結(jié)的電流電子電荷量q=1.6×10-19C反向飽和電流絕對溫度(K)玻耳茲曼常數(shù)k=1.38×10-23J/K自然對數(shù)的底總復(fù)習(xí)第2章：雙極型晶體管（1）雙極型晶體管結(jié)構(gòu)，特點（兩種載流子工作）（2）晶體管的電流傳輸過程發(fā)射結(jié)發(fā)射，基區(qū)擴散，收集區(qū)耗盡層漂移（3）電流增益：α，β

定義，如何增大（濃度，基區(qū)寬度，擴散系數(shù)）（4）直流特性曲線：飽和區(qū)，線性區(qū)，截止區(qū)三極管在結(jié)構(gòu)上的兩個特點：

(1)摻雜濃度：發(fā)射區(qū)>>集電區(qū)>>基區(qū)；

(2)基區(qū)必須很薄。內(nèi)部條件:(1)摻雜濃度：發(fā)射區(qū)>>集

電區(qū)>>基區(qū)；

(2)基區(qū)必須很薄。外部條件:發(fā)射結(jié)正偏，集電結(jié)反偏。電路接法：共射接法。RbVBBVCCRciBiCbecNPNuBEuCEiEuBC+++－－－

晶體管內(nèi)部載流子的運動發(fā)射區(qū)向基區(qū)注入電子的過程電子在基區(qū)中的擴散過程電子被集電極收集的過程

iBiCiEVCCVBBRbNPN(a)載流子運動情況iB’iEiCnICBOiEiBRbVBBVCCiC(b)各極電流分配情況晶體管中的電流iEniEpiB’iCnICBO⑵共射輸出特性iB為固定值時，iC和uCE之間的關(guān)系曲線稱為共射輸出特性，即(a)3AX1的輸出特性iC(mA)-uCE(V)iB=00.02mA0.04mA0.06mA0.08mA0.10mA0.12mA0.14mA0.16mA0.18mA放大區(qū)截止區(qū)飽和區(qū)2046820℃2681012晶體管的輸出特性iC(mA)uCE(V)iB=00.2mA20℃0.4mA0.6mA0.8mA1.0mA放大區(qū)飽和區(qū)100203040(b)3DG4的輸出特性510152025303550總復(fù)習(xí)第2章：MOS晶體管（1）MOS型晶體管結(jié)構(gòu)（2）電流方程（3）直流特性曲線飽和區(qū)、線性區(qū)、截止區(qū)（5）增強型、耗盡型（6）雙極型晶體管與MOS型的比較試說明絕緣柵型（結(jié)型）場效應(yīng)管的工作原理？絕緣柵場效應(yīng)管uGS鋁SiO2P襯底型硅耗盡區(qū)受主離子（a）uGS<UTgbuGS自由電子耗盡區(qū)反型層（b）uGS≥UTgb絕緣柵型場效應(yīng)管是利用電場效應(yīng)來改變導(dǎo)電通道的寬窄，從而控制漏-源極間電流的大小柵源電壓uGS對漏極電流iD的控制作用當uGS=0時，漏源之間相當兩個背靠背的二極管，uDS任意iD=0當uGS>0時，形成空間電荷區(qū)。當uGS>UT，形成導(dǎo)電溝道。UT—開啟電壓。uGS越大，則導(dǎo)電溝道越寬，溝道電阻越小，iD越大

。工作原理當uGS>UT

時，uDS>0iD有電流。當uDS較小時，uGD=uGS-uDS>UT，溝道各處寬度基本不變電阻不變iD與uDS線性關(guān)系。當uGS<UT

時，即使uDS>0iD=0漏源電壓uDS對漏極電流iD的影響工作原理uDS↑uGD↓d處變窄，s處不變電阻↑iD與uDS非線性關(guān)系。當uGD=UT時d處溝道消失預(yù)夾斷。uDS↑↑uGD<UT夾斷區(qū)向s處擴展△uDS幾乎全部降到夾斷區(qū)iD基本不變。工作原理

N溝道增強型MOS管的特性曲線iD=f(uDS)uGS=常數(shù)

輸出特性uDS(V)iD(mA)0481224135633.544.5uGS=5VN溝道增強型MOS管的特性曲線2.5ⅠⅡ截止區(qū)：輸出特性可變電阻區(qū)：特點：若uGS不變，iD~uDS

線性關(guān)系（電阻值不變）；若uGS不同，斜率也不同（電阻不同）。所以，可變電阻區(qū)是受uGS控制的壓控電阻。uDS(V)iD(mA)0481224135633.544.5uGS=5VN溝道增強型MOS管的特性曲線2.5ⅠⅡ輸出特性飽和區(qū)（恒流區(qū)）：特點：出現(xiàn)了夾斷。uGS不變，若uDS

增加，iD幾乎不變（恒流）；uDS

不變，若uGS變化，iD也變化（uGS控制iD

）。定義一參數(shù)——跨導(dǎo)gmuDS(V)iD(mA)0481224135633.544.5uGS=5VN溝道增強型MOS管的特性曲線2.5ⅠⅡ柵源電壓對溝道的控制作用在柵源間加負電壓uGS

，令uDS=0

①當uGS=0時，為平衡PN結(jié)，導(dǎo)電溝道最寬。②當│uGS│↑時，PN結(jié)反偏，形成耗盡層，導(dǎo)電溝道變窄，溝道電阻增大。③當│uGS│增加到一定值Up時，溝道會完全合攏。結(jié)型場效應(yīng)管漏源電壓對溝道的控制作用在漏源間加電壓uDS①當uDS=0時，iD=0。②uDS↑→iD↑

→靠近漏極處的耗盡層加寬，呈楔形分布。③當uDS↑，uGD=uGS-

uDS=UP時，在靠漏極處夾斷——預(yù)夾斷。

④uDS再↑，預(yù)夾斷點下移。預(yù)夾斷前，uDS↑→iD↑。預(yù)夾斷后，uDS↑→iD幾乎不變。結(jié)型場效應(yīng)管結(jié)型場效應(yīng)管的特性曲線uDS(V)iD(mA)048125-4-3-2-1uGS=0V輸出特性曲線-516-uGS（V）1234轉(zhuǎn)移特性曲線8IDSS4627813462781350567iD(mA)總復(fù)習(xí)第3章：IC原理CMOS倒向器，與非門，或非門的構(gòu)造。CMOS集成電路的優(yōu)點：Vi相對VoVdd掩模版圖TTL反相器電路結(jié)構(gòu)及工作原理1）TTL反相器的電路結(jié)構(gòu)由三部分組成：輸入級：由T1、D1和電阻R1組成。中間級：由T2、R2、R3組成。T2的集電極和發(fā)射極為T4、T5提供了兩個相位相反的信號，所以這級又稱倒相級。輸出級：由T4、T5、R4、D2組成。T5為反相器，T4是T5的有源負載，完成邏輯上的“非”。輸入級中間級輸出級由中間級提供的兩個相位相反的信號，使T4、T5總是一管導(dǎo)通而另一管截止的工作狀態(tài)。輸出電路的形式稱為“推拉式輸出”電路，或稱“圖騰輸出”。+-

2）工作原理

Vcc=5V、VIH=3.4V、VIL=0.2V、VON=0.7V(1)當vi=VIL輸入低電平(0.2V)時，T1的發(fā)射結(jié)導(dǎo)通，T1基極電壓VB1被鉗位在

VB1=Vi+VBE1=0.2+0.7=0.9V

VB1不能使T1集電結(jié)、T2、T5導(dǎo)通，T1集電結(jié)，T2、T5截止。由于T2的b-c結(jié)反向電阻大，

T1工作在深度飽和狀態(tài)。VCE1≈0，VC2=高電平，

VE2=低電平，VB1VC2VE2T4導(dǎo)通、T5截止，輸出高電平VOH0.2V0.9V10VOH

(2)當vi=VIH輸入高電平(3.4V)或懸空時，

VB1=VIH+VON=4.1V，因為T1的集電結(jié)、T2、T5導(dǎo)通的電壓是2.1V，T1的VB1被鉗位在2.1V上，

T1的發(fā)射結(jié)反偏。電源VCC通過R1，T1的集電結(jié)向T2、T5提供基流，使T2導(dǎo)通飽和，

VC2↓、VE2↑，T4截止、T5導(dǎo)通，輸出Y為低電平VOL。

4.1V3.4V2.1V0.2V

VC2VE2（a）圖是三輸入端TTL與非門電路形式。T1的發(fā)射結(jié)正向偏置而導(dǎo)通，T2截止。結(jié)果將導(dǎo)致輸出為高電平。只有當全部輸入端為高電平時，T1將轉(zhuǎn)入倒置放大狀態(tài)，T2和T3均飽和，輸出為低電平。(b)為三輸入端TTL與非門的代表符號?；蚍情T電路

雙極型集成電路版圖設(shè)計步驟（1）劃分隔離區(qū)

（2）元器件的版圖設(shè)計

（3）元器件的布局

（4）布線

設(shè)計舉例舉例說明一個五管單元與非門電路的設(shè)計。（1）決定隔離區(qū)數(shù)目

如圖中虛線所示。設(shè)計舉例（2）確定端頭的排列及引出端數(shù)

對所有的電路來說，輸入、輸出、電源、接地這些引出端是必須的。對于該電路來說，這4部分的引出端數(shù)目共有8個（輸入端有5個）。另外，它還有2個擴展端，它們分別從Q2的發(fā)射極和集電極引出，要盡量排在一起。（3）確定元件尺寸

由電路分析知，此電路中Q2和Q5飽和（且Q5為輸出管），要通過較大的電流，所以可采用馬蹄形結(jié)構(gòu)。Q4的瞬態(tài)電流很大，所以發(fā)射極有效長度也要大些。Q3管不通過大電流，采用單基極條結(jié)構(gòu)就可以了。

設(shè)計舉例（4）畫布局布線草圖

畫出此草圖的目的是：①大致安排一下各元件的位置。②畫出內(nèi)連線的連接圖形，使?jié)M足設(shè)計原則中對A1線的要求（如連通、無交叉等）。

電路布局草圖設(shè)計舉例（5）繪制IC版圖總圖

根據(jù)布局布線草圖，利用計算機輔助設(shè)計可以把IC的總圖畫出來。布線版圖

CMOS基本門電路及版圖實現(xiàn)

CMOS反相器（1）CMOS反相器的具體電路如圖所示。這是一種典型的CMOS電路結(jié)構(gòu)，它由一個NMOS晶體管和PMOS晶體管配對構(gòu)成，兩個器件的漏極相連作為輸出，柵極相連作為輸入。NMOS晶體管的襯底與它的源極相連并接地，PMOS晶體管的襯底與它的源極相連并接電源。

CMOS反相器（2）CMOS物理結(jié)構(gòu)的剖視圖如圖所示。其中n溝道晶體管是在p阱區(qū)中制作的；而P溝道晶體管是在n型襯底上制作的。兩個晶體管的柵極聯(lián)在一起形成輸入端。

CMOS基本門電路及版圖實現(xiàn)CMOS反相器的設(shè)計

CMOS反相器的版圖實現(xiàn)下圖包括：（a）垂直走向MOS管結(jié)構(gòu)（b）水平走向MOS管結(jié)構(gòu)（c）金屬線從管子中間穿過的水平走向MOS管結(jié)構(gòu)（d）金屬線從管子上下穿過的水平走向MOS管結(jié)構(gòu)（e）有多晶硅線穿過的垂直走向MOS管結(jié)構(gòu)各種形式的反向器版圖各種形式的反向器版圖Vi相對VoVdd掩模版圖2.5.2MIS|2.5.2MIS總復(fù)習(xí)第4章：工藝

氧化：光刻：擴散：離子注入：什么叫光刻？光刻工藝步驟及各步驟作用？試敘述離子注入的作用及優(yōu)點？離子注入離子注入：將具有很高能量的雜質(zhì)離子射入半導(dǎo)體襯底中的摻雜技術(shù)，摻雜深度由注入雜質(zhì)離子的能量和質(zhì)量決定，摻雜濃度由注入雜質(zhì)離子的數(shù)目(劑量)決定純度高摻雜的均勻性好溫度低：小于600℃可以精確控制結(jié)深、劑量可以注入各種各樣的元素橫向擴展比擴散要小得多?？梢詫衔锇雽?dǎo)體進行摻雜總復(fù)習(xí)第5章：設(shè)計（1）集成電路設(shè)計（2）5層次（系統(tǒng)，算法，RTL，邏輯，電路級）3個域（物理、行為、結(jié)構(gòu)）,設(shè)計信息描述（3）設(shè)計流程：自頂向下。系統(tǒng)邏輯版圖（4）版圖設(shè)計：自下向頂。單元庫，經(jīng)驗，EDA（5）設(shè)計規(guī)則：相對標準（λ），絕對（微米）

(6)主要的ASIC設(shè)計方法：標準單元、門陣列、積木塊、可編程邏輯器件什么叫集成電路設(shè)計？有什么特點？什么叫分層分級設(shè)計？從行為域可分哪幾層？試述門陣列和標準單元設(shè)計方法的概念和它們之間的異同點？什么是集成電路設(shè)計？根據(jù)電路功能和性能的要求，在正確選擇電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計成本，縮短設(shè)計周期，以保證全局優(yōu)化，設(shè)計出滿足要求的集成電路。設(shè)計特點(與分立電路相比)

對設(shè)計正確性提出更為嚴格的要求測試問題版圖設(shè)計，布局布線分層分級設(shè)計(階層的設(shè)計)和模塊化設(shè)計什么是分層分級設(shè)計？

將一個復(fù)雜的集成電路系統(tǒng)的設(shè)計問題分解為復(fù)雜性較低的設(shè)計級別，這個級別可以再分解到復(fù)雜性更低的設(shè)計級別；這樣的分解一直繼續(xù)到使最終的設(shè)計級別的復(fù)雜性足夠低，也就是說，能相當容易地由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)一般來說，級別越高，抽象程度越高；級別越低，細節(jié)越具體。行為域結(jié)構(gòu)域系統(tǒng)的分層分級物理域芯片模塊宏單元標準單元掩模單元晶體管門寄存器處理器處理器電路邏輯寄存器算法級系統(tǒng)級系統(tǒng)描述布爾方程微分方程算法描述RTL描述VHDL描述語言功能設(shè)計a=b'邏輯設(shè)計

電路設(shè)計

版圖設(shè)計R1R2VccVinVoutGND設(shè)計信息描述

LIBRARYIEEE;--非門邏輯描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYNOISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYNO；ARCHITECTUREoneOFNOISBEGINc<=aORb;

ENDARCHITECTUREone;版圖地VoutVinR1VccR2設(shè)計信息描述PLA基本結(jié)構(gòu)“與”矩陣“或”矩陣X1X2XnP1PmO1O2O3Op將“與”矩陣或“或”矩陣的格點上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的5.4.5

可編程邏輯器件設(shè)計方法（PLD方法）圖6―8基本PLA結(jié)構(gòu)舉例：盡量采用“或非”門時鐘2O2O1時鐘1abVDDVDDPMOS管

NMOS管5.4.5

可編程邏輯器件設(shè)計方法（PLD方法）時鐘2O2O1時鐘1abVDDVDDPMOS管可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固定或矩陣（八個輸入端即可滿足邏輯組合要求），可編與矩陣（輸入項可增多）結(jié)構(gòu)簡化、工藝簡單現(xiàn)場編程不同輸出結(jié)構(gòu)選用不同的PAL器件5.4.5

可編程邏輯器件設(shè)計方法（PLD方法）圖6―9基本PAL結(jié)構(gòu)

異步時序電路設(shè)計...

ARCHITECTUREbhvOFMULTI_DFFISSIGNALQ1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=NOT(Q2ORA);ENDIF;ENDPROCESS;PRO2:PROCESS(Q1)BEGINIFQ1'EVENTANDQ1='1'THENQ2<=D;ENDIF;QQ<=Q2;ENDPROCESS;圖3-9例3-19綜合的電路1位二進制全加器的VHDL設(shè)計圖3-10半加器h_adder電路圖圖3-11全加器f_adder電路圖

半加器描述和CASE語句【例】

LIBRARYIEEE;--或門邏輯描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a；ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREfu1;【例】LIBRARYIEEE;--半加器描述(1)USEIEEE.STD_LOGIC_1164.ALL;ENTITYadderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYadder;ARCHITECTUREfh1OFadderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;【例】LIBRARYIEEE;--半加器描述(2)USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;PROCESS(abc)BEGINCASEabcISWHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;【例】...--半加器描述(3)

SIGNALabc,cso:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;co<=cso(1);so<=cso(0);PROCESS(abc)BEGINCASEabcISWHEN"00"=>cso<="00";WHEN"01"=>cso<="01";WHEN"10"=>cso<="01";WHEN"11"=>cso<="10";ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;【例】

LIBRARYIEEE;--1位二進制全加器頂層設(shè)計描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain，bin，cin:INSTD_LOGIC;cout，sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(a，b:INSTD_LOGIC;co，so:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTor2aPORT(a，b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=>ain，b=>bin，co=>d，so=>e);u2:h_adderPORTMAP(a=>e，b=>cin，co=>f，so=>sum);u3:or2aPORTMAP(a=>d，b=>f，c=>cout);ENDARCHITECTUREfd1;習(xí)題

圖所示的是雙2選1多路選擇器構(gòu)成的電路MUXK，對于其中MUX21A，當s='0'和'1'時，分別有y<='a'和y<='b'。試在一個結(jié)構(gòu)體中用兩個進程來表達此電路，每個進程中用CASE語句描述一個2選1多路選擇器MUX21A。

雙2選1多路選擇器

Libraryieee;useieee.std_logic_1164.all;entityMUXKisport(a1,a2,a3,so,s1:instd_logic;outy:outstd_logic);endMUXK;architecturebehavioral1ofMUXKissignaltemp:std_logic;beginprocess(a2,a3,so)begin