第四組合邏輯電路的分析與設計-課件

第四章組合邏輯電路的分析與設計第四章主要內(nèi)容一、組合電路的定義和分析三、中規(guī)模集成（MSI）組合電路四、用MSI組件實現(xiàn)組合邏輯函數(shù)二、組合電路的設計02主要內(nèi)容一、組合電路的定義和分析三、中規(guī)模集成（MSI）組合組合邏輯電路的定義邏輯電路組合邏輯電路時序邏輯電路現(xiàn)時的輸出僅取決于現(xiàn)時的輸入除與現(xiàn)時輸入有關外還與電路的原狀態(tài)有關03組合邏輯電路的定義邏輯電路組合邏輯電路時序邏輯電路現(xiàn)時的輸出04一、組合電路的分析已知電路圖描述電路基本功能基本思想：04一、組合電路的分析已知描述電路基本功能基本1.由給定的邏輯圖寫出邏輯關系表達式。分析方法與步驟2.對邏輯表達式進行必要的化簡。3.列出輸入輸出真值表并得出電路功能的結論。電路結構輸入輸出之間的邏輯關系電路功能描述051.由給定的邏輯圖寫出邏輯關系表達式。分析方法與步驟2.例1：分析下圖的邏輯功能。

&&&ABF11例1：分析下圖的邏輯功能。&&&ABF11真值表相同為“1”不同為“0”同或門=1功能：用基本門實現(xiàn)同或門07真值表相同為“1”同或門=1功能：用基本門07例2：分析下圖的邏輯功能。

&2&3&4AB1FM＝1被封鎖08例2：分析下圖的邏輯功能。&2&3&4AB1FM＝1被封&2&3&4AB1F被封鎖選通電路09M＝0&2&3&4AB1F被封鎖選通電路09M＝0例3：分析下圖的邏輯功能。

&&&ABFCoCiαβγ10=1=1例3：分析下圖的邏輯功能。&&&ABFCoCiαβγ1011代入整理后，兩輸出為：

11代入整理后，兩輸出為：真值表：

功能：

F為A、B、Ci之和，Co為三個數(shù)之和產(chǎn)生的進位

命名：一位全加器真值表：功能：F為A、B、Ci之和，Co為三個數(shù)之和ABCiFCo全加器半加器ABCS一位集成半加器與全加器13注意：加法器真值表要牢記ABCiFCo全加器半加器ABCS一位集成半加器與全加器

關于加法：11011001+舉例：A=1101,B=1001,計算A+B01101001114關于加法：11011001+舉例：二進制加法運算的基本規(guī)則：（1）逢二進一。（2）最低位是兩個數(shù)最低位的相加，不需考慮進位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、被、加數(shù)和低位來的進位。（4）任何位相加都產(chǎn)生兩個結果：本位和、向高位的進位。15二進制加法運算的基本規(guī)則：（1）逢二進一。（2）最低位是兩個（1）半加器：半加運算不考慮從低位來的進位A---加數(shù)；B---被加數(shù)；S---本位和；C---進位。16真值表邏輯函數(shù)（1）半加器：半加運算不考慮從低位來的進位A---加數(shù)；B-邏輯圖半加器ABCS中規(guī)模集成邏輯符號17=1&ABSC邏輯圖半加器ABCS中規(guī)模集成邏輯符號17=1&ABSC（2）全加器：

相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進位位。集成邏輯符號：18ABCiFCo全加器（2）全加器：相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進

雙全加器SN74LS183的管腳圖114SN74H1831A1B1Ci1Co1F2Ci2Co2F2A2BUccGND719雙全加器SN74LS183的管腳圖114SN74H1831應用舉例：用一位全加器構成兩位加法器。進位

A2

A1

B2

B1+C

D2

D120BFCo全加器ACiF全加器A2A1B2B1D2D1CCoABCi應用舉例：用一位全加器構成兩位加法器。進位A2A1其它加法器芯片：SN74H83---四位串行進位全加器。SN74283---四位超前進位全加器。21其它加法器芯片：SN74H83---四位串行進位全加器。SNABCiFCo全減器半減器ABCS一位集成半減器與全減器22注意：減法器真值表要牢記ABCiFCo全減器半減器ABCS一位集成半減器與全減器例4：分析下圖的邏輯功能。

23&&&&A1A011111例4：分析下圖的邏輯功能。23&&&&A1A011111由圖寫出輸入輸出之間的邏輯關系：

24由圖寫出輸入輸出之間的邏輯關系：24真值表：特別注意：某些符號上的“－”僅表示該符合是低電平有效，不是“非”。25真值表：特別注意：某些符號上的“－”僅表示該符合是低電平有效電路功能分析：1）E為1時，無論A1、A0是什么輸入輸出均為高電平1；2）E為0時，A1、A0的四組不同輸入導致對應的一個輸出為低電平，其他的輸出為高電平；3）E稱使能（Enable）端。

26電路命名：2-4譯碼器電路功能分析：1）E為1時，無論A1、A0是什么輸組合電路分析的總結271）電路從前向后推，逐步寫出函數(shù)關系，再寫真值表，從真值表尋找電路功能；2）對基本組合電路要相當熟悉；3）注意使能（Enable）端。有時多個，常為負電平有效，但也有正電平有效的。

組合電路分析的總結271）電路從前向后推，逐步寫出函數(shù)關系，28任務要求最簡單的邏輯電路基本思想：二、組合電路的設計28任務要求最簡單的邏輯電路基本思想：二、組合1.指定實際問題的邏輯符號與含義，列出真值表，根據(jù)真值表寫出表達式。2.用邏輯代數(shù)或卡諾圖對邏輯表達式進行化簡。3.畫出邏輯電路圖。設計步驟：291.指定實際問題的邏輯符號與含義，列出真值表，根據(jù)真值表寫例1：設計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。1.首先指明邏輯符號取“0”、“1”的含義。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出量為F，多數(shù)贊成時是“1”，否則是“0”。2.根據(jù)題意列出邏輯狀態(tài)真值表。30例1：設計三人表決電路（A、B、C）。每人一個按鍵，如果同意根據(jù)題意，寫真值表31根據(jù)題意，寫真值表31ABC0001111001ABACBC3.畫出卡諾圖，化簡函數(shù)：32ABC0001111001ABACBC3.畫出卡諾圖，化簡4.根據(jù)邏輯表達式畫出邏輯圖。&1&&ABCF334.根據(jù)邏輯表達式畫出邏輯圖。&1&&ABCF33&&&&ABCF若用與非門實現(xiàn)34&&&&ABCF若用與非門實現(xiàn)34例2.設計一個一位全減器，兩個減數(shù)分別是A、B，Ci是低位向本位的借位，Co是本位向高位的借位，F(xiàn)是差。解題步驟：1）根據(jù)題意和一位二進制數(shù)的減法規(guī)則，寫真值表；2）根據(jù)真值表畫K圖，化簡邏輯函數(shù)；3）根據(jù)所用器件，畫出電路圖。35例2.設計一個一位全減器，兩個減數(shù)分別是A、B，Ci1.根據(jù)題意，寫真值表361.根據(jù)題意，寫真值表36CiAB0001111001CiAB0001111001FCo2.畫出卡諾圖37CiAB0001111001CiAB0001111001FC3.化簡并根據(jù)所用器件調(diào)整邏輯函數(shù)383.化簡并根據(jù)所用器件調(diào)整邏輯函數(shù)384.畫出邏輯電路圖&&&CiBF=1=1CoA1本例完成394.畫出邏輯電路圖&&&CiBF=1=1CoA1本例401）正確建立給定問題的邏輯描述是關鍵；2）工程考量，指標兼顧：電路簡單，器件多見門類少，級數(shù)少，功耗小等；3）不同的邏輯表達式可能功能相同，如

組合電路設計的總結401）正確建立給定問題的邏輯描述是關鍵；組合電路設計的總結41三、中規(guī)模集成（MSI）組合電路41三、中規(guī)模集成（MSI）組合電路常用MSI組合邏輯器件：☆

編碼器☆譯碼器☆數(shù)據(jù)選擇器（MUX）☆

數(shù)據(jù)分配器☆

數(shù)碼比較器☆

加法器減法器42常用MSI組合☆編碼器42一、譯碼器譯碼是將某個二進制編碼翻譯成電路的某種狀態(tài)，是將輸入的某個二進制編碼與電路輸出的某種狀態(tài)相對應?！?/p>

二進制譯碼器☆

二-十進制譯碼器☆

顯示譯碼器分類：43一、譯碼器譯碼是將某個二進制編碼翻譯成電路的某種狀態(tài)，是將（1）二進制譯碼器將n個輸入的組合碼譯成2n種電路狀態(tài)。也叫n---2n譯碼器。譯碼器的輸入：一組二進制代碼譯碼器的輸出：一組高低電平信號44（1）二進制譯碼器將n個輸入的組合碼譯成2n種電路狀態(tài)。也叫452-4

譯碼器3-8

譯碼器常用二進制譯碼器舉例452-4譯碼器3-8譯碼器常用二進制譯碼器舉例2-4譯碼器74LS139的內(nèi)部線路46&&&&A1A0輸入使能端輸出111112-4譯碼器74LS139的內(nèi)部線路46&&&&A1A0輸74LS1392-4譯碼器的功能表注意：譯碼器功能表要牢記4774LS1392-4譯碼器的功能表注意：譯碼器功能表要牢74LS139管腳圖一片139種含兩個2-4譯碼器4874LS139管腳圖一片139種含兩個2-4譯碼器48例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線49例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機。2-4線譯碼器ABC工作原理：（以A0A1=00為例）000數(shù)據(jù)2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線脫離總線50工作原理：（以A0A1=00為例）000數(shù)據(jù)2-4線譯碼器A（2）二-十進制譯碼器（BCD譯碼器）51將輸入的一位BCD碼（四位二進制數(shù)）譯成10種不同的電路狀態(tài)。BCD譯碼器BCD

碼（2）二-十進制譯碼器（BCD譯碼器）51將輸入的一位BCD（3）顯示譯碼器二-十進制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運算結果用人們習慣的十進制顯示出來，這就要用到顯示譯碼器。52（3）顯示譯碼器二-十進制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中abcdefg53顯示器件：常用的是七段數(shù)碼顯示管abcdefg+5V共陽共陰abcdefg53顯示器件：常用的是七段數(shù)碼顯示管ab顯示器件：七段數(shù)碼顯示管顯示abcdefg011111101011000021101101abcdfge54顯示器件：七段數(shù)碼顯示管顯示abcd顯示譯碼器：11474LS49BCBIDAeabcdfgUccGND74LS49的管腳圖消隱控制端557顯示譯碼器：11474LS49BCBIDAeabcdfgUc功能表（簡表）輸入輸出顯示DABIag10XXXX0000000消隱8421碼譯碼顯示字型完整的功能表請參考相關的芯片手冊。56功能表（簡表）輸入輸出顯示DABIag174LS49與七段顯示器件的連接：bfacdegbfacdegBIDCBA+5V+5V74LS49是集電極開路，必須接上拉電阻74LS495774LS49與七段顯示器件的連接：bfacdegbfacde二、數(shù)據(jù)選擇器（MUX）從一組數(shù)據(jù)中選擇一路信號進行傳輸?shù)碾娐罚Q為數(shù)據(jù)選擇器。A0A1D3D2D1D0W控制信號輸入信號輸出信號數(shù)據(jù)選擇器類似一個多擲開關。選擇哪一路信號由相應的一組控制信號控制。58二、數(shù)據(jù)選擇器（MUX）從一組數(shù)據(jù)中選擇一路信號進行傳輸?shù)?94選1MUX常用數(shù)據(jù)選擇器舉例

D0D1D2D38選1MUX

D0D1D2D3

D4D5D6D7594選1MUX常用數(shù)據(jù)選擇器舉例D0D1D2集成電路74LS153使能端604選1MUX的性質(zhì)（真值表）集成電路使能端604選1MUX的性質(zhì)（真值表）4選1MUX的性質(zhì)（函數(shù)式）614選1MUX的性質(zhì)（函數(shù)式）614選1MUX的性質(zhì)（K圖）功能表62A0A10101Y4選1MUX的性質(zhì)（K圖）功能表62A0A10101Y～集成電路74LS151638選1MUX的性質(zhì)（真值簡表）～集成電路74LS151638選1MUX的性質(zhì)（真值簡表8選1MUX的性質(zhì)（函數(shù)式）648選1MUX的性質(zhì)（函數(shù)式）648選1MUX的性質(zhì)（K圖）65A0A2A10001111001Y8選1MUX

D0D1D2D3

D4D5D6D78選1MUX的性質(zhì)（K圖）65A0A2A100011110用兩片74LS151構成十六選一數(shù)據(jù)選擇器???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=0D0D7=1D0D7用兩片74LS151構成十六選一數(shù)據(jù)選擇器???D0D7??用兩片74LS151構成十六選一數(shù)據(jù)選擇器???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=1D8D15=1D8D15用兩片74LS151構成十六選一數(shù)據(jù)選擇器???D0D7??三、數(shù)碼比較器比較兩個數(shù)的大小或是否相等。1）一位比較器2）四位比較器68三、數(shù)碼比較器比較兩個數(shù)的大小或是否相等。68（1）一位數(shù)值比較器功能表69（1）一位數(shù)值比較器功能表697070邏輯圖邏輯符號A=B&&=1ABA<BA>B71ABA>BA<BA=B一位比較器邏輯圖邏輯符號A=B&&=1ABA<BA>B（2）四位數(shù)值比較器比較原則：A.先從高位比起,高位大的數(shù)值一定大。B.若高位相等,則再比較低位數(shù),最終結果由低位的比較結果決定。72(A>B)L(A<B)LA>BA=BA<B(A=B)LB1B0B3B2A1A0A3A2（2）四位數(shù)值比較器比較原則：A.先從高位比起,高位大的數(shù)四位集成比較器74LS85A3B2A2A1B1A0B0B3B3(A<B)(A=B)(A>B)A<BA=BA<BGNDA0B0B1A1A2B2A3UCC低位比較結果比較結果，可向高位輸出(A<B)L(A=B)L(A>B)LA<BA=BA<B73四位集成比較器74LS85A3B2A2A1B1A0B0B3B例：七位二進制數(shù)比較器。（采用兩片74LS85）（A>B）L（A<B）LA>BA=BA<BA5B5A4B400A6B6（A=B）L（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L?010?74LS85高位芯片74LS85低位芯片74例：七位二進制數(shù)比較器。（A>B）L（A<B）LA>BA=BMSI組件都是為了某種專門的邏輯功能而設計，但是通過適當?shù)脑O計和連接，可以實現(xiàn)一般的組合邏輯功能。用MSI組件設計邏輯電路，可以減少連線、提高可靠性。75四、用MSI組件實現(xiàn)組合邏輯函數(shù)MSI組件都是為了某種專門的邏輯功能而設計，但是通過適當?shù)?/p>

方法:1）函數(shù)對比法（代數(shù)法）2）卡諾圖對比法

76（1）用數(shù)選器MUX實現(xiàn)邏輯函數(shù)

方法:76（1）用數(shù)選器MUX實現(xiàn)邏輯函數(shù)1）函數(shù)對比法（代數(shù)法）

例1：用4選1MUX實現(xiàn)如下邏輯函數(shù)。771）函數(shù)對比法（代數(shù)法）例1：用4選1MUX實現(xiàn)如下邏輯與四選一選擇器輸出的邏輯式比較:可令：變換：78解：對與四選一選擇器輸出的邏輯式比較:可令：變換：78解：對D0D1D2D3A0A1YBCAF“1”接線圖：74LS153791D0D1D2D3A0A1YBCAF“1”接線圖：74LS152）卡諾圖對比法

☆

將n個變量函數(shù)的K圖與n個地址輸入的MUX的卡諾圖對比

802）卡諾圖對比法80例2：用8選1MUX實現(xiàn)如下邏輯函數(shù)。ABC0001111001A0A2A10001111001YF對比81例2：用8選1MUX實現(xiàn)如下邏輯函數(shù)。ABC0001111如令：電路圖：F8選1MUX

D0D1D2D3

D4D5D6D7BCA

0001011182如令：電路圖：F8選1MUXD0D