存儲器和存儲器子系統(tǒng)

存儲器和存儲器子系統(tǒng)1第1頁，課件共71頁，創(chuàng)作于2023年2月本章內(nèi)容提要本章主要介紹：存儲器的分類、技術(shù)指標(biāo)、組成及層次結(jié)構(gòu)靜態(tài)存儲器（SRAM）只讀存儲器（ROM，EPROM，E2PROM，

FLASH）動態(tài)存儲器（DRAM)存儲器的接口設(shè)計2第2頁，課件共71頁，創(chuàng)作于2023年2月第一節(jié)存儲器概述3第3頁，課件共71頁，創(chuàng)作于2023年2月本節(jié)基本知識

由于CPU的速度不斷提高，處理的信息量不斷增大，要求存儲器提高存取速度，改進存取方式（如突發(fā)存取，并行存取等方式）。存儲器技術(shù)指標(biāo)存儲器分類與性能內(nèi)存的基本組成存儲系統(tǒng)的層次結(jié)構(gòu)4第4頁，課件共71頁，創(chuàng)作于2023年2月存儲器的分類衡量存儲器的三個指標(biāo)：容量、速度和價格/位。計算機存儲系統(tǒng)的層次結(jié)構(gòu)一般如下圖所示：5第5頁，課件共71頁，創(chuàng)作于2023年2月1993年大型計算機的存儲器系統(tǒng)

存取速度存儲容量存儲成本CPU10ns512B1800(美分/KB)緩存20~40ns128KB72主存60~100ns512MB5.6虛存10~20ms60~228GB0.23后援2~20M512GB~2TB0.01

若能使CPU大部分時間訪問高速緩存CACHE，速度最快；僅在從緩存中讀不到數(shù)據(jù)時才去讀主存，速度略慢但容量更大；當(dāng)從主存中還讀不到時才去成批量讀虛存，速度很慢容量極大；這就很好地同時解決了對速度、容量、成本三個方面的需求。6第6頁，課件共71頁，創(chuàng)作于2023年2月存儲系統(tǒng)的層次結(jié)構(gòu)

為了解決存儲器速度與價格之間的矛盾，出現(xiàn)了存儲器的層次結(jié)構(gòu)。程序的局部性原理:

在某一段時間內(nèi)，CPU頻繁訪問某一局部的存儲器區(qū)域，而對此范圍外的地址則較少訪問的現(xiàn)象就是程序的局部性原理。時間局部性：最近訪問過的代碼是不久訪問的代碼空間局部性：地址相近的代碼可能會被一起訪問層次結(jié)構(gòu)是基于程序的局部性原理的。對大量典型程序運行情況的統(tǒng)計分析得出的結(jié)論是：CPU對某些地址的訪問在短時間間隔內(nèi)出現(xiàn)集中分布的傾向。這有利于對存儲器實現(xiàn)層次結(jié)構(gòu)。7第7頁，課件共71頁，創(chuàng)作于2023年2月存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）

Cache引入主要解決存取速度，外存引入主要解決容量要求。

CPU內(nèi)的寄存器、Cache、主存、外存都可以存儲信息，它們各有自己的特點和用途。它們的容量從小到大，而存取速度是從快到慢，價格與功耗從高到低。

8第8頁，課件共71頁，創(chuàng)作于2023年2月一、存儲器的主要技術(shù)指標(biāo)1、存儲容量指它可存儲的信息的字節(jié)數(shù)或比特數(shù)，通常用存儲字?jǐn)?shù)（單元數(shù)）存儲字長（每單元的比特數(shù)）表示。例如：

1Mb=1M1bit=128k8bit=256k4bit=1M位

1MB=1M8bit=1M字節(jié)

9第9頁，課件共71頁，創(chuàng)作于2023年2月存儲體存儲器芯片容量＝芯片的存儲單元的個數(shù)*每個存儲單元包含二進數(shù)的位數(shù)(即數(shù)據(jù)線條數(shù))。若：芯片地址線的條數(shù)為M、數(shù)據(jù)線條數(shù)為N

則一般情況下芯片容量為：2M*N位（bit）。如：Intel2l14芯片容量為lK*4位，它有10條地址線和4條數(shù)據(jù)線，其容量為：4K位(210*4)；

Intel6264芯片容量為8K*8位，它有13條地址線和8條數(shù)據(jù)線，其容量為：64K位(213*8)。10第10頁，課件共71頁，創(chuàng)作于2023年2月一、存儲器的主要技術(shù)指標(biāo)（續(xù)）2、存取速度（可用多項指標(biāo)比表示）（1）存取時間（訪問時間）TA

從存儲器接收到讀/寫命令到信息被讀出或?qū)懭胪瓿伤璧臅r間（決定于存儲介質(zhì)的物理特性和尋址部件的結(jié)構(gòu)）。例如：

ROM存取時間通常為幾百ns；

RAM存取時間通常為幾十ns到一百多ns；雙極性RAM存取時間通常為10~20ns。

11第11頁，課件共71頁，創(chuàng)作于2023年2月一、存儲器的主要技術(shù)指標(biāo)（續(xù)）

（2）存取周期TM

指在存儲器連續(xù)讀/寫過程中一次完整的存取操作所需的時間或者說是CPU連續(xù)兩次訪問存儲器的最小時間間隔。（有些存儲器在完成讀/寫操作后還有一些附加動作時間或恢復(fù)時間，例如刷新或重寫時。）

TM略大于TA。12第12頁，課件共71頁，創(chuàng)作于2023年2月一、存儲器的主要技術(shù)指標(biāo)（續(xù)）

（3）數(shù)據(jù)傳送速率（頻寬）BM

單位時間內(nèi)能夠傳送的信息量。若系統(tǒng)的總線寬度為W，則BM=W/TM（b/s）例如：若W=32位，TM=100ns，則

BM=32bit/100×10-9s=320×10+6=320Mbit/s=40MB/s

若TM=40ns，則

BM=100MB/s（PCI的TM=30ns）早期的PC機：總線為8位，TM=250nsBM=8bit/250×10-9=4MB/s

13第13頁，課件共71頁，創(chuàng)作于2023年2月一、存儲器的主要技術(shù)指標(biāo)（續(xù)）3、體積與功耗（嵌入式系統(tǒng)或便攜式微機中尤為重要）

4、可靠性平均故障間隔時間（MTBF），即兩次故障之間的平均時間間隔。

EPROM重寫次數(shù)在數(shù)千到10萬次之間；

ROM數(shù)據(jù)保存時限是20年到100多年。14第14頁，課件共71頁，創(chuàng)作于2023年2月二、存儲器的分類與性能1、內(nèi)存儲器也稱主存儲器，但有了Cache后，內(nèi)存包括主存與Cache。其速度快，價格貴，容量有限。它包括：（1）磁性存儲器磁泡存儲器和磁芯存儲器，信息不易丟失，但容量小，體積大。（2）半導(dǎo)體存儲器雙極型存儲器：速度快，功耗大，價格貴，容量小。適宜作Cache、隊列等；

15第15頁，課件共71頁，創(chuàng)作于2023年2月二、存儲器的分類與性能（續(xù)）

MOS存儲器：速度稍慢，集成度高，功耗小，價格便宜。

a、只讀存儲器

ROM：掩膜ROM，廠家制造時已編程，用戶不可編程，不易揮發(fā)。

PROM：用戶可一次編程（OTP）。不可擦除。

EPROM：UV-EPROM，紫外線擦除可編程ROM。

E2PROM：電可擦除可編程ROM。

b、RAM存儲器（隨機存取存儲器，又稱隨機讀/寫存儲器，易揮發(fā)）

SRAM：靜態(tài)存儲器，掉電后，信息丟失----揮發(fā)。

DRAM：動態(tài)存儲器，即使不掉電，信息也會丟失，需要定時刷新。

16第16頁，課件共71頁，創(chuàng)作于2023年2月二、存儲器的分類與性能（續(xù)）2、外存儲器外存儲器又稱海存，容量大，價格低，不易揮發(fā)，但存取速度慢。外存有：磁表面存儲器：磁鼓，磁盤（硬盤、軟盤）光存儲器：CD-ROM,DVD-ROM,CD-R,WR-CD半導(dǎo)體存儲器：Flash存儲器（閃存盤，閃存條，

U盤。17第17頁，課件共71頁，創(chuàng)作于2023年2月三、內(nèi)存的基本組成

各種內(nèi)存的內(nèi)部結(jié)構(gòu)各異，但從宏觀上看，通常都有以下幾個部分：存儲體，地址譯碼，讀/寫電路。

1、存儲體存儲二進制信息的矩陣，由多個基本存儲單元組成，每個存儲單元可有0與1兩種狀態(tài)，即存儲1bit信息。

2、地址譯碼部件地址線通過譯碼器選中相應(yīng)的存儲單元中的所有基本單元。地址線條數(shù)n=log2N（N為存儲單元數(shù)）。即：N=2n

，若n=16，N=2n=6553618第18頁，課件共71頁，創(chuàng)作于2023年2月三、內(nèi)存的基本組成（續(xù)）3、讀/寫電路讀/寫電路由讀出放大器、寫入電路和讀/寫控制電路構(gòu)成，通過數(shù)據(jù)線與CPU內(nèi)的數(shù)據(jù)寄存器相連。內(nèi)存的基本組成框圖如右圖：19第19頁，課件共71頁，創(chuàng)作于2023年2月第二節(jié)半導(dǎo)體靜態(tài)存儲器20第20頁，課件共71頁，創(chuàng)作于2023年2月NMOS晶體管

導(dǎo)體＋5V0v關(guān)閉導(dǎo)體關(guān)閉＋5V0vPMOS晶體管21第21頁，課件共71頁，創(chuàng)作于2023年2月一、SRAMSRAM與各種類型的ROM都屬于半導(dǎo)體靜態(tài)存儲器。一、靜態(tài)存儲器（SRAM）1、6管靜態(tài)存儲器單元電路電路組成與工作原理22第22頁，課件共71頁，創(chuàng)作于2023年2月一、SRAM6管SRAM單元電路工作原理

當(dāng)Q=1,T2導(dǎo)通，

Q=0,T1截止。同樣，當(dāng)Q=0，T1導(dǎo)通，T2截止。

T1、T2構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，存儲0與1。

T3、T4為負(fù)載管，為觸發(fā)器補充電荷。

T5、T6為門控管，與數(shù)據(jù)線Di相連。原理：當(dāng)行選X=1（高電平），T5、T6導(dǎo)通，Q、Q就與Di與Di相連。當(dāng)這個單元被選中時，相應(yīng)的列選Y=1，T7、T8導(dǎo)通（它們?yōu)橐涣泄茫?，于是，Di,Di輸出。

當(dāng)寫入時，寫入信號自Di（或Di）輸入，此時，

Di=1,Di=0,T5、T6、T7、T8都導(dǎo)通（因為X=1,Y=1）

DiT7T5Q=1;DiT8T6Q=0.23第23頁，課件共71頁，創(chuàng)作于2023年2月一、SRAM（續(xù)）

輸入信息存儲于T1、T2之柵極。

當(dāng)輸入信號、地址選通信號消失后，T5~T8截止，靠VCC與T3就能保持F/F=1，所以，不用刷新（即信息不用再生）。

Di與Di對外只用一條輸出端接到外部數(shù)據(jù)線上，這種存儲電路讀出是非破壞性的。

SRAM芯片6116的引腳與內(nèi)部結(jié)構(gòu)

24第24頁，課件共71頁，創(chuàng)作于2023年2月一、SRAM（續(xù)）2、SRAM的引腳信號與讀寫操作下面是SRAM芯片628128的引腳信號（128k8）

A16~A0WEOECSD7~D0

SRAM628128128k8A16~A0地址線D7~D0雙向數(shù)據(jù)線CS片選信號WE寫允許信號OE輸出允許信號（讀）這種芯片內(nèi)部位字結(jié)構(gòu)（即8位數(shù)據(jù)每位都有）25第25頁，課件共71頁，創(chuàng)作于2023年2月二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片1、內(nèi)部組成結(jié)構(gòu)

內(nèi)部有行、列譯碼器，存儲矩陣，讀寫控制電路，輸入、輸出數(shù)據(jù)緩沖器等組成。

SRAM大多數(shù)都采用復(fù)合譯碼方式，而不采用線譯碼。因為線性譯碼對外的引線太多。一般把地址線分為行和列地址分別進行譯碼（行列地址線數(shù)可以對稱，也可以不對稱）。存儲矩陣即信息存儲體，每一位二進制信息需要一個6管基本單元電路，如2k8位=20488=16384個這樣的單元電路組成存儲體。讀寫控制電路主要控制讀信號（OE）、寫信號（WE）及片選信號（CS）。26第26頁，課件共71頁，創(chuàng)作于2023年2月二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）2、典型芯片介紹

SRAM有Intel6116，6264，62128，62256等。下面介紹6116。容量為：16k位=2k8bit，因為SRAM內(nèi)部都是按字節(jié)組成的。地址線：11條，7條用于行地址，4條用于列地址。數(shù)據(jù)線：8條，按字節(jié)輸入、輸出。存儲體：128168=16384個存儲單元?？刂凭€：3條，OE,WE,CS。

6116的引腳與內(nèi)部結(jié)構(gòu)如下圖：27第27頁，課件共71頁，創(chuàng)作于2023年2月二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）SRAM芯片6116的對外引腳與內(nèi)部結(jié)構(gòu)28第28頁，課件共71頁，創(chuàng)作于2023年2月第三節(jié)只讀存儲器（ROM）29第29頁，課件共71頁，創(chuàng)作于2023年2月一、掩膜ROM●ROM（ReadOnlyMemory）的特點與種類

ROM的信息在使用時是不被改變的，即只能讀出，不能寫入，寫入是有條件的。故一般只能存放固定程序和常量，如監(jiān)控程序、BIOS程序等。ROM芯片的種類很多，有掩膜ROM、可編程ROM（PROM）、可擦除可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）等。下面分別予以介紹。

1、掩膜ROM

掩膜ROM是廠家根據(jù)用戶的要求采用掩膜技術(shù)把程序和數(shù)據(jù)在制作集成電路時就已寫入完成。一旦制造完畢，存儲器的內(nèi)容就被固定下來，用戶不能修改。若要修改，就只能重新設(shè)計掩膜。30第30頁，課件共71頁，創(chuàng)作于2023年2月一、掩膜ROM（續(xù)）下圖為一個簡單的44位MOS管ROM，采用單譯碼結(jié)構(gòu)，兩位地址可譯出4種狀態(tài)，輸出4條選擇線，可分別選中4個單元每個單元有4位輸出。若A1A0=00,則選中0號單元，輸出為1010B.圖中的矩陣中，在行列的交點，有的有管子，輸出為0，有的沒有，輸出為1，這是根據(jù)用戶提供的程序?qū)π酒瑘D形（掩膜）進行二次光刻所決定的。31第31頁，課件共71頁，創(chuàng)作于2023年2月二、可編程ROM（PROM）

為了便于用戶根據(jù)自己的需要確定ROM的內(nèi)容，有一種可一次編程的ROM，簡稱PROM。這種芯片的內(nèi)部是采用多發(fā)射極（8個）熔絲式PROM結(jié)構(gòu)。每一個發(fā)射極通過一個熔絲與位線相連，管子工作于射極輸出器狀態(tài)。熔絲一旦燒斷，不可逆轉(zhuǎn)，所以只能一次編程寫入。下圖為這種PROM芯片的內(nèi)部結(jié)構(gòu)。32第32頁，課件共71頁，創(chuàng)作于2023年2月二、可編程ROM（PROM）（續(xù)）33第33頁，課件共71頁，創(chuàng)作于2023年2月三、UV-EPROMUV-EPROM為可擦除可編程的ROM內(nèi)部電路結(jié)構(gòu)如圖，工作原理如下：因為懸浮柵T3不導(dǎo)通，當(dāng)X=1時，T1不導(dǎo)通，而T2總導(dǎo)通，該電路為全1輸出。當(dāng)寫入時，加12.5V~25V高壓，D,S被瞬時擊穿，會有電子通過絕緣層注入懸浮柵。電壓去掉后，電子無處泄漏，硅柵為負(fù)，形成導(dǎo)電溝道（P），從而使EPROM單元導(dǎo)通，輸出為0，沒有擊穿的單元輸出仍為1。34第34頁，課件共71頁，創(chuàng)作于2023年2月三、UV-EPROM（續(xù)）UV-EPROM擦除：當(dāng)紫外線照射時，懸浮柵上的電荷會形成光電流泄漏掉，即可把信息擦除。輸出仍為全1。（用紫外線照射芯片的石英窗口約10多分鐘即可）35第35頁，課件共71頁，創(chuàng)作于2023年2月三、UV-EPROM（續(xù)）

介紹EPROM芯片27C040（512k8）

27C040的引腳信號如圖。A0~A18OECE/PGMVPPD7~D027C040512k8A0~A18地址線D0~D7數(shù)據(jù)線OE輸出允許（讀）CE/PGM片選/編程脈沖；在讀出操作時是片選信號；在編程時是編程脈沖輸入端（加入一個50ms左右的TTL負(fù)脈沖）。VPP編程電壓，12.5V;正常時，VPP接

VCC（+5V）36第36頁，課件共71頁，創(chuàng)作于2023年2月四、E2PROME2PROM（電擦除PROM，又稱EEPROM或E2PROM:ElectricallyErasablePROM）

工作原理：是在絕緣柵MOS管的浮柵附近再增加一個柵極（控制柵）。給控制柵加一正電壓，就可在浮柵和漏極之間形成厚度不足200?（埃）的隧道氧化物。利用隧道效應(yīng)，電子可注入浮柵，即數(shù)據(jù)被編程寫入。若給控制柵加一負(fù)壓，浮柵上的電荷可泄漏掉，即信息被擦除。（目前高壓源已集成在芯片內(nèi)而使用單一的+5V電源）下面介紹E2PROAM芯片28256（32k8位）37第37頁，課件共71頁，創(chuàng)作于2023年2月四、E2PROM（續(xù)）EEPROM28256引腳信號（32KByte）A0~A14D0~D7CEOEWEE2PROM2825632k8A0~A14地址線D0~D7數(shù)據(jù)線CE片選OE輸出允許WE寫允許CEOEWELLH讀出

LHL編程寫入/芯片擦除寫入一個字節(jié)大約1~5ms，可以按字節(jié)擦除，也可按頁擦除和整片擦除。不需擦除的部分可以保留。38第38頁，課件共71頁，創(chuàng)作于2023年2月第四節(jié)動態(tài)RAM存儲器

39第39頁，課件共71頁，創(chuàng)作于2023年2月一、DRAM的基本存儲單元DRAM基本存儲單元組成

由T與電容Cs組成，信息存儲在Cs上。當(dāng)X=1，T導(dǎo)通，電容Cs與數(shù)據(jù)線D連通。寫入時，外部數(shù)據(jù)驅(qū)動D，并由D對電容Cs充電或放電，改變其存儲的信息。讀出時，Cs經(jīng)D對數(shù)據(jù)線上的寄生電容Cd充電或放電，從而改變寄生電容Cd上的電壓，讀出所存儲的信息。因每次輸出都會使Cs上原有的電荷泄放，存儲的內(nèi)容就會被破壞，所以讀出是破壞性的。為此，每次讀出后都需要進行再生（重新寫入）以恢復(fù)Cs上的信息。因為Cs<<Cd，讀出時引起的數(shù)據(jù)線上的電壓變化很小，再加上噪聲的影響，需經(jīng)過靈敏度很高的讀出放大器放大和整形后才能輸出40第40頁，課件共71頁，創(chuàng)作于2023年2月一、DRAM的基本存儲單元

由于基本單元電路簡單，使DRAM的集成度（集成基本存儲單元數(shù)）很高，但DRAM的附屬電路較復(fù)雜。（需讀出放大器，整形，刷新等電路）

為什么DRAM要不斷地刷新？

由于DRAM是靠電容Cs存儲信息的，Cs有電荷時為邏輯“1””，沒有電荷時為邏輯“0”。但由于任何電容都存在漏電，因此當(dāng)電容Cs存有電荷時，過一段時間由于電容的放電會導(dǎo)致電荷流失，信息也會丟失，解決的辦法是刷新，即每隔一定時間（大約1~4ms）就要刷新一次，使原來處于邏輯“1”的電容的電荷又得到補充，而原來處于電平“0”的電容仍保持“0”。41第41頁，課件共71頁，創(chuàng)作于2023年2月二、DRAM的引腳信號與讀寫操作

下圖為1M1bit的DRAM芯片

WE：寫允許信號

Di與Do為數(shù)據(jù)輸入/輸出信號

A0~A9：地址信號,∵1M=220

∴

1Mb應(yīng)有20位地址線，由于DRAM

的容量較大，又不希望有太多的引腳，所以大多數(shù)DRAM芯片都采用分時復(fù)用方式傳輸?shù)刂?，將地址分為行地址和列地址兩部分分時在地址線上傳送。對本芯片用A0~A9先傳送低10位地址，再傳送高10位地址A10~A19。

A0~A9RASCASWEDoDi1M1bitDRAMRAS和CAS分別為行、列地址選通信號。42第42頁，課件共71頁，創(chuàng)作于2023年2月二、DRAM的引腳信號與讀寫操作RAS:（RowAddressStrobe）行地址選通信號，有效時在地址線上傳送的是行地址（低10位），用其后沿將低10位地址鎖存到內(nèi)部行地址鎖存器。

CAS:（ColumnAddressStrobe）列地址選通信號，有效時在地址線上傳送的是列地址（高10位），用其后沿將高10位地址鎖存到內(nèi)部列地址鎖存器。

∴DRAM芯片不需要片選CS。43第43頁，課件共71頁，創(chuàng)作于2023年2月二、DRAM的引腳信號與讀寫操作下圖為DRAM的讀寫操作時序，首先在地址線上出現(xiàn)有效的行地址，然后RAS有效。經(jīng)過一段時間之后，行地址被撤銷，改送列地址，CAS有效。當(dāng)行、列地址都被鎖存到內(nèi)部的行、列地址鎖存器之后，即可根據(jù)WE信號進行讀寫操作。44第44頁，課件共71頁，創(chuàng)作于2023年2月三、DRAM芯片的內(nèi)部結(jié)構(gòu)

下面通過一個具體的DRAM芯片2116介紹DRAM的內(nèi)部結(jié)構(gòu)。

2116為16k1bit的DRAM芯片。對外引腳16條，

A0~A6地址信號為7條；WE寫允許；

RAS行地址選通；CAS列地址選通

Do數(shù)據(jù)輸出；Di數(shù)據(jù)輸入，使用時Do、Di連接在一起。其內(nèi)部有行、列地址鎖存器，行、列譯碼器，存儲矩陣，讀出放大器，行、列時鐘電路，輸出緩沖器和輸入寄存器等部件組成。（128行×128列，每隔15μs刷新一行，1.92ms刷新一遍）其內(nèi)部結(jié)構(gòu)框圖如下：45第45頁，課件共71頁，創(chuàng)作于2023年2月三、DRAM芯片的引腳與內(nèi)部結(jié)構(gòu)DRAM芯片2116的對外引腳與內(nèi)部結(jié)構(gòu)。46第46頁，課件共71頁，創(chuàng)作于2023年2月動態(tài)RAM動態(tài)RAM舉例INTEL2164容量為64K*1位，引腳如下。（需要16條地址線，分時復(fù)用（由于只有8根地址輸入線），有4個存儲模塊，每個模塊都采取雙譯碼結(jié)構(gòu)）47第47頁，課件共71頁，創(chuàng)作于2023年2月存儲體由4個存儲矩陣組成，由7條行地址線和7條列地址線進行選擇。鎖存在行地址鎖存器中的7位行地址RA6-RA0同時加到4個存儲矩陣上，在每個存儲矩陣中都選中一行，則共有512個存儲電路可被選中。這7位地址也用于刷新，刷新時一次選中512個存儲電路，2ms內(nèi)全部刷新一次。鎖存在列地址鎖存器中的7位列地址CA6-CA0同時在每個存儲矩陣中選中一列，然后經(jīng)過4選1的I/O門控電路選中4個存儲矩陣中的1個，對該存儲單元進行讀/寫。當(dāng)WE#=1時，讀出，即所選中單元的內(nèi)容經(jīng)過三態(tài)輸出緩沖器在Dout引腳讀出。當(dāng)WE#=0時，寫入，即Din引腳上的信號經(jīng)輸入三態(tài)緩沖器對選中單元進行寫入。2164A沒有片選信號，實際應(yīng)用中用行選RAS#、列選CAS#信號作為片選信號。48第48頁，課件共71頁，創(chuàng)作于2023年2月四、DRAM刷新1、DRAM的刷新策略

DRAM芯片有片內(nèi)刷新，片外刷新。（1）集中刷新將整個刷新周期分為兩部分,前一部分可進行讀、寫或維持（不讀不寫），后一部分不進行讀寫操作而集中對DRAM刷新操作。這種方式控制簡單。但在刷新過程中不允許讀寫，存在死時間。

49第49頁，課件共71頁，創(chuàng)作于2023年2月四、DRAM刷新（續(xù)）（2）分散刷新（隱式刷新）在每個讀寫或維持周期之后插入刷新操作，刷新存儲矩陣的一行所有單元。這樣把一個存儲系統(tǒng)的周期分為兩部分，讀寫、維持時間和刷新時間。優(yōu)點是控制簡單，不存在死時間；缺點是刷新時間占整個讀寫系統(tǒng)時間的一半，故只用于低速系統(tǒng)。（3）異步刷新利用CPU不訪問存儲器的時間進行刷新操作。若按照預(yù)定的時間間隔應(yīng)該刷新時，CPU正在訪問存儲器，刷新周期可以向后稍微延遲一段時間，只要保證在刷新周期內(nèi)所有的行都能得到刷新即可。50第50頁，課件共71頁，創(chuàng)作于2023年2月四、DRAM刷新（續(xù)）

這種方式優(yōu)點是：對CPU訪存的效率和速度影響小，又不存在死時間；缺點是：控制電路較復(fù)雜?？傊?，可以在DMA控制器的控制下進行分散或異步刷新，也可在中斷服務(wù)程序中進行集中或分散刷新。用DMA方式刷新比中斷方式效率高。51第51頁，課件共71頁，創(chuàng)作于2023年2月內(nèi)存條的變遷52第52頁，課件共71頁，創(chuàng)作于2023年2月第五節(jié)存儲器的接口設(shè)計53第53頁，課件共71頁，創(chuàng)作于2023年2月譯碼結(jié)構(gòu)地址譯碼器的功能是：根據(jù)輸入的地址編碼，選中芯片內(nèi)某個特定的存儲單元。

芯片內(nèi)的地址譯碼可采用：單譯碼結(jié)構(gòu)(線性排列)和雙譯碼結(jié)構(gòu)(矩陣形式排列)。

6：64

3：8

3：88156354第54頁，課件共71頁，創(chuàng)作于2023年2月控制信號片選和讀寫控制邏輯。存儲器的片選端一般用CS或CE來表示。有效時，可以對該芯片進行讀寫操作；無效時，芯片與數(shù)據(jù)總線隔離，并可降低芯片內(nèi)部功耗；存儲芯片的讀/寫控制以SRAM為例有兩個控制端:

一般用OE(輸出允許)(也就是進行讀操作時，由CPU送來低電平到此引腳)

和WE(寫允許)表示。55第55頁，課件共71頁，創(chuàng)作于2023年2月6.4CPU與存儲器的連接連接時應(yīng)注意的問題在微型機中CPU對存儲器進行讀/寫操作，由地址總線給出地址信號，發(fā)出讀/寫控制信號，在數(shù)據(jù)總線上進行數(shù)據(jù)的讀/寫。所以，CPU與存儲器連接時地址總線、數(shù)據(jù)總線和控制總線都要連接。在連接時應(yīng)注意以下問題：CPU總線的帶負(fù)載能力CPU時序與存儲器存取速度之間的配合存儲器組織、地址分配。

56第56頁，課件共71頁，創(chuàng)作于2023年2月存儲芯片數(shù)據(jù)線的處理假定存儲器為字節(jié)編址結(jié)構(gòu)，Intel系列微處理器均為此結(jié)構(gòu)假定系統(tǒng)數(shù)據(jù)總線的寬度為8，因此：若芯片的數(shù)據(jù)線正好8根，說明一次可從芯片中訪問到8位數(shù)據(jù)；此時，芯片的全部數(shù)據(jù)線應(yīng)與系統(tǒng)的8位數(shù)據(jù)總線相連。若芯片的數(shù)據(jù)線不足8根，說明一次不能從單一的芯片中訪問到8位數(shù)據(jù)：所以必須在數(shù)據(jù)的“位方向”上進行擴充，這一擴充方式簡稱“位擴充”。以2114(1K*4位，SRAM)為例：數(shù)據(jù)線為4根，每次讀寫操作只能從單一的芯片中訪問到4位數(shù)據(jù)：所以在位方向上，需要擴充兩個芯片才能提供8位數(shù)據(jù)。也就是說，在使用中，將這兩個芯片看作是一個整體，它們將同時被選中，共同組成容量為lK*8位的存儲器模塊，以后，我們將稱這樣的模塊為“芯片組”。如下圖：57第57頁，課件共71頁，創(chuàng)作于2023年2月58第58頁，課件共71頁，創(chuàng)作于2023年2月2．字位同時擴展法--用容量為L×K位的存儲芯片設(shè)計容量為M×N位的存儲器（L＜M，K＜N），需要字向、位向同時進行擴展。

共需存儲芯片數(shù)為：(M/L)×(N/K)例：用256×4位的存儲芯片設(shè)計容量為1K×8位的存儲器。解：需存儲芯片數(shù)為：（1K/256）×（8/4）=8（片）

由每組2片存儲芯片完成位擴展；4組這樣的存儲芯片完成字?jǐn)U展59第59頁，課件共71頁，創(chuàng)作于2023年2月用256×4位的芯片組成1KBRAM的方框圖60第60頁，課件共71頁，創(chuàng)作于2023年2月存儲芯片地址線的連接存儲芯片地址線通常應(yīng)全部與系統(tǒng)的低位地址總線相連。這部分地址的譯碼是在存儲芯片內(nèi)完成的，我們稱為“片內(nèi)譯碼”。設(shè)某存儲芯片有N根地址線，當(dāng)該芯片被選中時，其地址線將輸入N位地址，芯片在其內(nèi)部進行N：2N譯碼；譯碼后的地址范圍為00…000(N位全為0)到11…111(N位全為1)，以下我們將稱這種情況為“全0——全1”。61第61頁，課件共71頁，創(chuàng)作于2023年2月存儲器芯片片選端的處理 由一個存儲芯片或芯片組構(gòu)成的存儲器地址單元有限，因此常常需要在“地址方向”上加以擴充，簡稱“地址擴充”。 在系統(tǒng)存在“地址擴充”的情況下，必須對多個存儲芯片或芯片組進行尋址。 這一尋址過程，主要通過將系統(tǒng)高位地址線與存儲芯片片選端相關(guān)聯(lián)的方法來加以實現(xiàn)，但處理上十分靈活。一般的方法：將其與系統(tǒng)的高位地址線相關(guān)聯(lián)；

(1)全譯碼：系統(tǒng)的全部高位地址線，均參與對芯片(組)的譯碼尋址；(2)部分譯碼：在系統(tǒng)的高位地址線中，只有一部分參與對芯片(組)的譯碼尋址；(3)線選法：使用系統(tǒng)高位地址線中的某一根，來單獨選中某個芯片(組)。62第62頁，課件共71頁，創(chuàng)作于2023年2月全譯碼所謂“全譯碼”，是指所有的系統(tǒng)地址線，均參與對存儲單元的譯碼尋址：包括低位地址線對芯片內(nèi)各存儲單元的譯碼尋址(片內(nèi)譯碼)，和高位地址線對存儲芯片的譯碼尋址(片選譯碼)。采用全譯碼方式時，每個存儲單元的地址都是唯一的，不存在地址重復(fù)，但譯碼電路比較復(fù)雜、連線較多。圖示為全譯碼的例子：采用3-8譯碼，芯片2764(8K*8)在高位地址A19-A13＝0001110時被選中，其地址范圍1C000H—1DFFFH。63第63頁，課件共71頁，創(chuàng)作于2023年2月74LS138譯碼芯片常用的譯碼芯片是74LS138譯碼器，功能是3－>8譯碼器，有三個“選擇輸入端”C、B、A和三個“使能輸入端”

G1、G2A#，G2B#以及8個輸出端Y7#～Y0

#64第64頁，課件共71頁，創(chuàng)作于2023年2月

譯碼芯片

74LS1386