畢業(yè)答辯-基于FPGA的點陣顯示課件模版剖析

基于FPGA的點陣顯示系統(tǒng)的設計

學生：xxx 專業(yè)班級：xxxx指導老師：xxxx學校：xxxx學號：xxxx基于FPGA的點陣顯示系統(tǒng)的設計11.1課題研究的背景和意義LED點陣顯示屏是集微電子技術(shù)、計算機技術(shù)、信息處理技術(shù)于一體的大型顯示屏系統(tǒng)。它以色彩鮮艷、動態(tài)范圍廣、亮度高、壽命長、工作穩(wěn)定等優(yōu)點而成為眾多顯示媒體以及戶外作業(yè)顯示的理想選擇。受到體育場館用LED顯示屏需求快速增長的帶動，近年來，中國LED顯示屏應用逐步增多。目前，LED已經(jīng)廣泛應用在銀行、火車站、廣告欄、體育館之中。因此，本設計是很有必要的，之所以基于FPGA設計是因為現(xiàn)場可編程門陣列設計周期小，靈活度高，適合用于小批量系統(tǒng)，提高系統(tǒng)的可靠性和集成度。并且采用編寫靈活的VHDL編寫主程序。本設計可以方便的應用到各類廣告宣傳中。

LED點陣顯示特點：（1）可以顯示各種數(shù)字、文字、圖表、曲線、圖形；（2）采用純紅、高綠作雙基色發(fā)光器件，發(fā)光亮度高，色彩鮮艷、豐富；（3）顯示效果清晰、穩(wěn)定、功耗低、壽命長；（4）優(yōu)質(zhì)鋁合金結(jié)構(gòu)，磨沙、銀鏡或鈦金不銹鋼包邊。尺寸和規(guī)格可根據(jù)需要靈活組合；（5）支持各種計算機網(wǎng)絡，編輯軟件豐富、易用；（6）適用于室內(nèi)、外所有信息發(fā)布及廣告宣傳場所。如：銀行、證券交易所、商場、市場、賓館、灑樓、電信、郵政、醫(yī)院、車站、機場等。1.1課題研究的背景和意義LED點陣一、緒論

二、系統(tǒng)設計三、系統(tǒng)調(diào)試與仿真

四、致謝一、緒論1.2FPGA設計的特點

FPGA的主要特點是:寄存器數(shù)目多,采用查找表計數(shù),適合時序邏輯設計。但是互連復雜,由于互連采用開關矩陣,因而使得延時估計往往不十分準確。FPGA也有其自身的局限性,其一就是器件規(guī)模的限制,其二就是單元延遲比較大。所以,在設計者選定某一FPGA器件后,要求設計者對器件的結(jié)構(gòu)、性能作深入的了解,在體系結(jié)構(gòu)設計時,就必須考慮到器件本身的結(jié)構(gòu)及性能,盡可能使設計的結(jié)構(gòu)滿足器件本身的要求.這樣就增加了設計的難度。1.2FPGA設計的特點FPGA的主要特點一、緒論二、系統(tǒng)設計

三、系統(tǒng)仿真與調(diào)試

四、致謝一、緒論2.1設計任務與要求設計任務：設計一個基于FPGA的點陣顯示控制器，能夠進行一屏一字的進行漢字的顯示和屏幕清除控制。設計要求（1）輸出預定義“雅、安、加、油”四個漢字；（2）輸出漢字循環(huán)顯示；（3）操作方便、可維護性高；（4）程序簡捷，便于修改。2.1設計任務與要求設計任務：設計一個基于FPGA的2.2設計原理

根據(jù)系統(tǒng)設計的要求，設計主要由：控制模塊、時鐘模塊、分頻器模塊、計數(shù)器模塊、并置模塊、存儲器模塊和顯示模塊構(gòu)成。（如右圖）其中控制模塊主要用于控制整個電路的運行。時鐘模塊主要用于提供時鐘信號，讓電路工作。分頻器主要講時鐘進行分頻，產(chǎn)生比原來時鐘小得多的另一信號。計數(shù)器模塊主要在時鐘的驅(qū)動下為存儲器提供掃描地址，實現(xiàn)對點陣模塊的控制。并置模塊主要用于將兩個時鐘信號并置，從而實現(xiàn)漢字間的循環(huán)顯示。存儲器模塊主要用于存儲漢字的字型碼，可通過改變字型碼實現(xiàn)不同的漢字顯示。顯示模塊就是LED點陣。2.2設計原理根據(jù)系統(tǒng)設計的要求，設計主要由：控制2.3顯示原理

16×16掃描LED點陣有16個共陰極輸出端口,每個共陰極對應有16個LED顯示燈，所以其掃描譯碼地址需4位信號線（SEL0-SEL3），其漢字掃描碼由16位段地址（0-15）輸入。通過時鐘的每列掃描顯示完整漢字。我們可以將16X16點陣看成4個8X8點陣拼湊在一起。（下圖為8*8等效電路圖）2.3.1LED的顯示原理2.3顯示原理16×16掃描LED點陣有16個8*8點陣共需要64發(fā)光二級管組成，且每個發(fā)光二極管的正負極都是放置在行線和列線上的，只需要對應的陽極為“1”，陰極為“0”，則相應的二極管就亮。如果要顯示字體，只需要通過編輯控制各顯示點對應的陽極端和陰極端的電平就可以有效控制各顯示點的亮滅。8*8點陣共需要64發(fā)光二級管組成，且每個發(fā)光二極管的正負極2.3.2漢字的顯示原理漢字顯示使用的是16×16的點陣，列選信號為SEL0，SEL1，SEL2,SEL3,經(jīng)4-16譯碼器輸出16列，從左起為第一列，列選信號是由一個4位向量SEL[3..0]控制；行選信號為H0～H15,是由16個行信號組成的，每一行由一個單獨的位來控制，高電平有效。例如“0000”表示第0列“0000000000000001”表示第一行的點亮。由于列是由一個向量決定，而每一時刻的值只能有一個固定的值，因而只能使某一列的若干個點亮，因此就決定了用逐列掃描的方法。2.4漢字顯示2.4.1列循環(huán)掃描通過對每一列的掃描來完成對漢字的實現(xiàn)，只要掃描的頻率足夠快，就能給人以連續(xù)的感覺。因此要控制掃描的頻率，不能太低，否則，就會造成視覺上的不連續(xù)，本設計的掃描頻率不得低于50Hz2.3.2漢字的顯示原理漢字顯示使用的是12.4.2字符樣式設計本次設計顯示漢字為“雅、安、加、油”四個漢字。按下圖顯示效果可以得出程序代碼。白色部分取“0”，黑色部分取“1”。由于本次設計采用列掃描，例如“雅”字第9列應該為“0000111111110000”。2.4.2字符樣式設計本次設計顯示漢字為“雅、2.4.3字母循環(huán)掃描及期間的延時環(huán)節(jié)為使?jié)h字不斷地循環(huán)顯示，并且使每個字母之間有停頓，就需要在中間加一定的延時和循環(huán)環(huán)節(jié)。在這一環(huán)節(jié)中，可以通過修改延時的數(shù)值來控制每個漢字的顯示時間。2.4.4屏幕清楚功能為使本設計更加完善，便于使用控制。增加清除屏幕功能。當rst健按下時，屏幕清空。2.4.3字母循環(huán)掃描及期間的延時環(huán)節(jié)為使?jié)h字不斷一、研究的意義及發(fā)展現(xiàn)狀

二、系統(tǒng)設計三、系統(tǒng)調(diào)試與仿真

四、致謝一、研究的意義及發(fā)展現(xiàn)狀3.1調(diào)試與仿真3.1.1建立工作庫文件夾和編輯設計文件（1）新建一個文件夾。首先利用資源管理器新建一個文件夾，這里假設本設計的文件夾取名為DZXS。（2）輸入源程序。打開QuartusII6.0，選擇菜單“File”→“New”命令，在“New”窗口的“DeviceDesignFiles”中選擇編譯文件的語言類型，這里選擇“VHDLFile”,然后在VHDL文本編譯窗中輸入源程序。（3）文件存盤。選擇“File”→“SaveAs”命令，找到已設立的文件夾，存盤文件名應該與實體名一致。當出現(xiàn)問句“doyouwanttocreate……”時，若單機“是”按鈕，則直接進入創(chuàng)建工程流程。3.1.2創(chuàng)建工程（1）打開建立新工程管理窗口。選擇菜單“File”→“NewProjectWizard”命令。（2）將設計文件加入工程中。（3）選擇仿真器和綜合器類型。選擇默認“NONE”。（4）選擇目標芯片。單擊“Next”按鈕，選擇目標芯片。首先在Family欄中選擇芯片系列，選擇芯片為EP2C5T144C8。3.1調(diào)試與仿真3.1.1建立工作庫文件夾和編輯設計文件3.1.3編譯前設置(1)選擇配置期間的工作方式。單擊“Device&PinOptions”按鈕進入選擇窗口，此時將彈出“Device&PinOptions”窗口，在General項中選中“Auto-restartconfigurationaftererror”，使對FPGA的配置失敗后能自動重新配置，并加入JTAG用戶編碼。（2）選擇配置器件和編程方式。如果希望編程配置文件能再壓縮后下載到配置器件中，可在編譯前做好設置；在“Configuration”項中，將“Generatecompressedbitstreams”處選擇打勾，就能產(chǎn)生用于EPCS的POF壓縮配置文件。在Configurationdevice選項頁中，選擇配置器件為EPCS1，其配置模式可選擇為ActiveSerial。（3）選擇目標器件閑置引腳的狀態(tài)。在“Device&PinOptions”按鈕后的“UnusedPins”頁，此頁中可根據(jù)實際需要選擇目標器件閑置引腳的狀態(tài)，將目標器件閑置引腳的輸入狀態(tài)改為高阻態(tài)，即選Asinput,tri-stated。3.1.3編譯前設置3.1.4全程編譯設置好前面的內(nèi)容之后，就可以進行編譯了。選擇Processing菜單中startcompilation，在窗口的下方processing欄中顯示編譯信息。完成后在工程管理窗口左是角顯示了工dzxs的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等。3.1.5時序仿真工程編譯通過后，必須對其功能和時序特性進行仿真測試，以了解設計結(jié)果是否滿足原設計的要求。（1）打開波形編輯器。選擇“File”菜單的New窗口，然后選擇“OtherFiles”項中的“VectorWaveformFile”，單擊“OK”按鈕，即出現(xiàn)空白的波形編輯器，注意將窗口擴大，以利于觀察。（2）設置仿真時間區(qū)域。對于時序仿真來說，將仿真時間軸設置在一個合理的時間區(qū)域上是十分重要的。通常設置的時間范圍在數(shù)十微秒間3.1.4全程編譯（3）將工程“dzxs”的端口信號名選入波形編輯器中，所選的端口有clk,enable及總線h0和h8。設置clk的時鐘周期為2us，占空比為50%。（4）仿真器參數(shù)設置。選擇菜單Assignment中的Settings，在Settings窗口下選擇Simulator，在右側(cè)的simulationmode項下選擇timing，即選擇時序仿真，并選擇仿真激勵文件名dzxs.vwf。選擇simulationoptions欄，確認選定simulationcoveragereporting;毛刺檢測Glitchdetection為1ns寬度;選中Runsimulationuntilallvectorstimuli全程仿真。設置輸入?yún)?shù)。（5）啟動仿真器。現(xiàn)在所有設置進行完畢，在菜單“Processing”項下選擇“StartSimulation”，直到出現(xiàn)Simulationwassuccessful，仿真結(jié)束。（如下圖）