一種多波束形成的判決環(huán)設(shè)計(jì)與fpga實(shí)現(xiàn)

一種多波束形成的判決環(huán)設(shè)計(jì)與fpga實(shí)現(xiàn)

數(shù)字通信系統(tǒng)的接收段是最重要的功能之一，它實(shí)際上是在有噪聲干擾的情況下實(shí)時(shí)、準(zhǔn)確地恢復(fù)波形。應(yīng)用最大似然參數(shù)估計(jì)理論，是設(shè)計(jì)數(shù)字?jǐn)?shù)據(jù)調(diào)制信號相干檢測載波恢復(fù)算法的最有效方法，使似然函數(shù)最大化的過程即是去調(diào)制的過程在接收機(jī)恢復(fù)載波的過程中，捕獲時(shí)間和跟蹤抖動是評估其性能的2個(gè)主要指標(biāo)首先給出基于判決反饋環(huán)的載波恢復(fù)系統(tǒng)模型和相位均方誤差分析，為滿足工程上對于信號處理速度和處理精度的要求，設(shè)計(jì)將應(yīng)用FPGA實(shí)現(xiàn)，并以平方環(huán)和科斯塔斯環(huán)作為對比，對含噪頻差信號的捕獲時(shí)間和跟蹤抖動進(jìn)行仿真測試，結(jié)果表明判決反饋環(huán)的抗噪聲性能有顯著提升。1系統(tǒng)模型與跟蹤性能的分析1.1df-l環(huán)系統(tǒng)的恢復(fù)判決反饋環(huán)工作原理是首先對接收信號進(jìn)行相干預(yù)解調(diào)，將解調(diào)出的信號抵消信號中的調(diào)制信息，由此得到誤差電壓來實(shí)現(xiàn)載波提取，并將所提取的載波提供給前面的相干解調(diào)使用。數(shù)字信號的載波恢復(fù)DFPLL環(huán)系統(tǒng)結(jié)構(gòu)如圖1所示。同相支路乘法器的輸出信號在一個(gè)符號寬度T設(shè)輸入BPSK調(diào)制信號為s(t)=m(t)sin[ω得到正交支路輸出為其中，K環(huán)路濾波器具有低通特性，且通帶很窄，因此相當(dāng)于取出v式(4)即為判決反饋環(huán)的鑒相特性，式中P式中，erfc(·)表示標(biāo)準(zhǔn)誤差函數(shù);E1.2道路鎖定后跟蹤擺動的分析為研究抑制載波鎖相環(huán)對頻差信號的跟蹤性能，本節(jié)討論針對加性高斯白噪聲對環(huán)路鎖定后引起的跟蹤抖動進(jìn)行分析。定義B假定環(huán)路噪聲帶寬恒定且環(huán)路濾波器為理想帶通濾波器，不考慮位同步帶來的跟蹤抖動，二階數(shù)字鎖相環(huán)相位均方誤差可以寫成ρ表示平方損失，在平方環(huán)與科斯塔斯環(huán)中可表示為ρ=1/[1+(S/N2輸入信號建模和模擬2.1．判決反饋環(huán)鎖相特性輸入信號中心頻率f式中，為克服解調(diào)端的相位翻轉(zhuǎn)問題，采用DPSK信號對判決反饋環(huán)的鎖相特性進(jìn)行測試。通常輸入信噪比大于8dB，才能滿足一定的解調(diào)誤碼率要求(理論上S/N2.2信號模型在本實(shí)例中，信號調(diào)制選擇升余弦滾降濾波器作為成形濾波器，其傳遞函數(shù)為3基于決定循環(huán)的波形恢復(fù)方案3.1環(huán)路濾波器頻率函數(shù)根據(jù)鎖相環(huán)路數(shù)字化的要求，環(huán)路自然頻率ω另一方面需要考慮環(huán)路的噪聲性能，通過非線性分析結(jié)果表明顯然，ω由于接收信號是8bit量化后的二進(jìn)制補(bǔ)碼數(shù)據(jù)，所以首先設(shè)定本地NCO輸出數(shù)據(jù)位寬與輸入數(shù)據(jù)位寬相同為8bit，則相乘后的Z對于環(huán)路濾波器的系統(tǒng)函數(shù)而言，極點(diǎn)的值決定了濾波器幅頻響應(yīng)的峰值點(diǎn)位置，而零點(diǎn)的值決定了濾波器幅頻響應(yīng)的谷值點(diǎn)位置，當(dāng)ω由此可以得出系統(tǒng)函數(shù)的極點(diǎn)為0.9792±0.0204i，在單位圓內(nèi)，系統(tǒng)是穩(wěn)定的。但是，由于NCO頻率字位寬較小，此時(shí)NCO的頻率分辨率即頻率字調(diào)整步進(jìn)為Δf=61.0352Hz，這樣大的步進(jìn)值會使得環(huán)路鎖定后的穩(wěn)態(tài)誤差較大，嚴(yán)重影響環(huán)路的性能。為了增加NCO的頻率分辨率，需要增加NCO頻率字的位寬。由于輸入信號位寬由前端A/D采樣決定，一般不做調(diào)整，一個(gè)可行的方案是通過增加NCO輸出的數(shù)據(jù)位寬來達(dá)到增加NCO頻率字位寬的目的。設(shè)置本地NCO核輸出最大數(shù)據(jù)位寬16bit3.2同頻共振下的積分運(yùn)算積分判決模塊是判決反饋環(huán)中的核心功能部件，其主要完成同相支路的積分及抽樣判決功能，以及正交支路的時(shí)延處理，并完成同相支路解調(diào)數(shù)據(jù)與正交支路數(shù)據(jù)乘法運(yùn)算，產(chǎn)生v根據(jù)輸入信號產(chǎn)生模型，采樣頻率(與系統(tǒng)時(shí)鐘頻率相同)是基帶信號調(diào)制數(shù)據(jù)速率的8倍，當(dāng)位同步脈沖剛好與數(shù)據(jù)翻轉(zhuǎn)時(shí)刻對齊時(shí)，為了完成一個(gè)調(diào)制周期內(nèi)的積分運(yùn)算，需要進(jìn)行8個(gè)采樣數(shù)據(jù)的累加運(yùn)算，且可以保證積分運(yùn)算均在一個(gè)調(diào)制周期內(nèi)完成。然而一般而言，位同步環(huán)路與載波同步環(huán)路都是一個(gè)動態(tài)的穩(wěn)定系統(tǒng)，環(huán)路鎖定后會存在一定的穩(wěn)態(tài)誤差。因此，為保證每次積分運(yùn)算在同一個(gè)碼元周期內(nèi)進(jìn)行，可以取碼同步脈沖后的第2～7(共6個(gè))采樣點(diǎn)的積分運(yùn)算，前后留一個(gè)采樣點(diǎn)的裕量，以增加環(huán)路穩(wěn)定性。根據(jù)差分信號的特性，同相積分?jǐn)?shù)據(jù)的符號位即為判決解調(diào)的結(jié)果，然后根據(jù)解調(diào)結(jié)果直接取正交支路數(shù)據(jù)或取反，作為環(huán)路濾波器的輸入信號。3.3檢測數(shù)據(jù)跳變沿設(shè)計(jì)根據(jù)判決反饋環(huán)系統(tǒng)模型，在同相支路的積分及抽樣判決時(shí)，需要獲取位同步信息，以確保在同一碼元周期內(nèi)進(jìn)行積分運(yùn)算采用一種超前-滯后型位同步環(huán)，其原理框圖如圖5所示，它主要由鑒相器、相位比較器、分頻器及雙相時(shí)鐘組成。FPGA從基帶信號進(jìn)行微分及整流處理提取過0信息，檢測數(shù)據(jù)跳變沿的設(shè)計(jì)如圖6。由于采用二進(jìn)制補(bǔ)碼數(shù)據(jù)，可以直接取解調(diào)后基帶信息的符號位作為碼元的起始相位信息，形成攜帶有碼元起始相位信息的單bit數(shù)據(jù)流。將提取出的符號位送入觸發(fā)器進(jìn)行延時(shí)處理，其中觸發(fā)器的時(shí)鐘頻率遠(yuǎn)高于碼元數(shù)據(jù)速率，再將延時(shí)后的數(shù)據(jù)與提取的符號位進(jìn)行異或處理，即可在數(shù)據(jù)跳變沿輸出一個(gè)高電平脈沖(當(dāng)延時(shí)后的數(shù)據(jù)與當(dāng)前數(shù)據(jù)不同時(shí)，輸出高電平“1”，否則輸出“0”)。為提高輸出脈沖的穩(wěn)定性，使檢測出的跳變沿脈沖為規(guī)則的單個(gè)時(shí)鐘周期的高電平脈沖信號，在異或門之后增加一級觸發(fā)器。相位比較器通過比較位同步信號與過0提取信號的相位判斷位同步時(shí)鐘相比基準(zhǔn)時(shí)鐘是超前還是滯后。晶振雙相時(shí)鐘相位相差π，因此如果位同步時(shí)鐘相位超前，則扣除一個(gè)窄脈沖到或門，分頻器的輸出相位向后調(diào)整1/N個(gè)周期;相反地，若位同步時(shí)鐘相位滯后則分頻器輸出提前1/N個(gè)周期，如此反復(fù)調(diào)整最終實(shí)現(xiàn)位同步。4dedmap.9-目前的測試仿真載波恢復(fù)環(huán)路由2個(gè)乘法器模塊、積分判決模塊、環(huán)路濾波器模塊、頻率合成器模塊和位同步模塊組成，圖7為判決反饋環(huán)FPGA實(shí)現(xiàn)的頂層RTL圖。本實(shí)例選用Altera公司的CycloneIV系列器件EP4CE15F17C8,LogicElements(邏輯單元)使用3702個(gè)，占24%;Registers(寄存器)使用2371個(gè)，占15%;MemoryBits(存儲器)使用了2544位，占1%;EmbeddedMultiplier9-bitElements(9bit嵌入式硬件乘法器)使用2個(gè)，占1%;系統(tǒng)最高工作頻率93.14MHz，滿足工程實(shí)例需求的32MHz。位同步的MODELSIM仿真結(jié)果如圖8，輸入信號din的相位跳變處即為碼元起始時(shí)刻，但由于環(huán)路中乘法器存在1個(gè)時(shí)鐘周期的延時(shí)，而位同步脈沖Codesync與輸入信號din的相位跳變處正好有一個(gè)周期時(shí)延，可以判定成功完成了位同步。載波恢復(fù)的MODELSIM仿真結(jié)果如圖9,NCO輸出信號sine即為恢復(fù)的載波信號，df為調(diào)制的載波與恢復(fù)的載波的頻差?？梢娊?jīng)過一定時(shí)間頻差趨于0，判決反饋環(huán)路可以完成載波的跟蹤和鎖定，接下來使用MATLAB對NCO輸出信號及頻差進(jìn)行量化分析。從仿真圖10中可以看出，信噪比為6dB時(shí)環(huán)路能夠正常捕獲并最終鎖定，鎖定時(shí)間為0.23ms，鎖定后頻率抖動范圍約為220.8Hz，而當(dāng)信噪比衰減至-3dB時(shí)載波跟蹤效果變差，鎖定時(shí)間為0.27ms，鎖定后頻率抖動范圍約為1014.7Hz。可見信噪比越低，捕獲時(shí)間越長，且鎖定后頻率抖動越大。輸入信噪比為6dB的DPSK信號，環(huán)路自然頻率ω在表1中列出了不同信噪比上述各類鎖相環(huán)的頻率抖動范圍，可見實(shí)際頻率抖動與1.2節(jié)的理論分析基本吻合，判決反饋環(huán)相比平方環(huán)和科斯塔斯環(huán)有更小的頻率抖動，這意味著其有更好的抗噪性能。另外，平方環(huán)和科斯塔斯環(huán)的實(shí)際頻率抖動相差不大，其同屬非面向判決環(huán)，若環(huán)路濾波器設(shè)計(jì)相同，則二者是等效的5．判決反饋環(huán)抗噪性能提出一種基于判決反饋環(huán)的數(shù)字化載波恢復(fù)的設(shè)計(jì)方法，重點(diǎn)在于環(huán)路參數(shù)和關(guān)鍵模塊的設(shè)計(jì)，并在FPGA芯片EP4CE15F17C8上進(jìn)行實(shí)現(xiàn)，在相同的輸入信號和環(huán)路參數(shù)設(shè)置的前提下，對判決反饋環(huán)、平方環(huán)和科斯塔斯環(huán)分別做了MODELSIM和MATLAB的聯(lián)合仿真測試。仿真結(jié)果表明，在允許的同步時(shí)間范圍內(nèi)，提出的判決反饋環(huán)的設(shè)計(jì)方法可以在不增加數(shù)字接收系統(tǒng)整體復(fù)雜度和鎖相環(huán)路捕獲時(shí)間的前提下，實(shí)時(shí)、準(zhǔn)確地完成載波恢復(fù)，相比非面向判決環(huán)有更小的跟蹤抖動，顯著提升環(huán)路抗噪性能。實(shí)際上,判決反饋環(huán)采用同相、正交支路積分-采樣的判決結(jié)果,對2支路輸出信號相乘后進(jìn)行求差獲得鑒相誤差,鑒相特性式(4)中只含有噪聲的和、差項(xiàng);而非面向判決環(huán)需要平方或乘積運(yùn)算來完成鑒相功能,鑒相誤差信號中包含噪聲的平方項(xiàng),因此導(dǎo)致噪聲惡化顯著。式中,T根據(jù)DPSK信號的調(diào)制原理,首先將原始二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成相對