一種多通道arinc429總線協(xié)議ip核的設(shè)計

一種多通道arinc429總線協(xié)議ip核的設(shè)計

1arinc429協(xié)議ip核的設(shè)計arinc429總體協(xié)議規(guī)定了航空電子郵件以及相關(guān)系統(tǒng)之間的數(shù)字信息傳輸規(guī)范。目前國內(nèi)使用的ARINC429協(xié)議芯片均是從國外進口,其價格也比較昂貴,使用起來比較復(fù)雜,很難做到將其功能全都實現(xiàn).針對此情況,國內(nèi)一些單位也開展了針對ARINC429總線的大量研究,其中比較關(guān)鍵的研究在于設(shè)計出ARINC429的IP核,從而打破針對ARINC429協(xié)議芯片的技術(shù)封鎖.本文根據(jù)現(xiàn)有協(xié)議芯片的特性,結(jié)合以往IP核存在的問題,設(shè)計了一種可靠多通道的ARINC429協(xié)議IP核.最后對所設(shè)計的IP核進行了全面測試.2fpga邏輯設(shè)計本文基于FPGA技術(shù)來實現(xiàn)ARINC429協(xié)議處理模塊,設(shè)計了具有8個通道的ARINC429總線協(xié)議IP核,即在協(xié)議模塊內(nèi)部有4發(fā)4收共8個通道,每個通道的設(shè)置以及控制工作都是可以獨立運行的.在FPGA內(nèi)作邏輯設(shè)計時,可分為發(fā)送過程和接收過程.接收數(shù)據(jù)是發(fā)送數(shù)據(jù)的逆過程.邏輯設(shè)計結(jié)構(gòu)圖如圖1所示.FPGA負責兩方面內(nèi)容,一方面對PC主機發(fā)過來的總線地址進行譯碼,完成對總線數(shù)據(jù)收發(fā)的管理,另一方面則對ARINC429總線數(shù)據(jù)進行轉(zhuǎn)換和處理;調(diào)制解調(diào)電路則負責驅(qū)動ARINC429協(xié)議以及轉(zhuǎn)換電平信號ARINC429總線協(xié)議IP核按照功能結(jié)構(gòu)劃分,可分為工作方式命令/狀態(tài)字寄存器、接收模塊、發(fā)送模塊、中斷控制模塊、定時模塊.本課題選用的是一片Altera公司的CycloneⅡ系列的EP2C5T144C8芯片,數(shù)據(jù)傳輸可分4路,兩個通道稱為一路,分為接收部分和發(fā)送部分.ARINC429總線協(xié)議IP核邏輯功能框圖如圖2所示.2.1核心接口系統(tǒng)設(shè)計發(fā)送模塊的作用是將以太網(wǎng)和USB總線上的信號轉(zhuǎn)換成串行差分信號,并對不同通道發(fā)送獨立的數(shù)據(jù).發(fā)送模塊實現(xiàn)“0”、“1”電平到TTL電平差分串行碼的轉(zhuǎn)換.它由CPU接口邏輯、FIFO、控制邏輯、32位并行轉(zhuǎn)串行移位寄存器、以及波形產(chǎn)生邏輯等模塊組成.發(fā)送模塊邏輯設(shè)計框圖如圖3所示.控制邏輯模塊包括命令字寄存器和狀態(tài)字寄存器,命令字寄存器用來控制接口通信過程和工作模式,狀態(tài)字寄存器則用來獲取各個發(fā)送通道的狀態(tài)信息.FIFO包含256個32位的存儲單元,用來緩存CPU接口邏輯與32位并行轉(zhuǎn)串行移位寄存器之間的數(shù)據(jù).波形產(chǎn)生邏輯可把32位并行的數(shù)字信號轉(zhuǎn)換成TTL電平差分信號.CPU接口邏輯負責兩方面的內(nèi)容:一方面負責接收從FPGA傳輸過來的控制信號和地址信息,管理8通道4路數(shù)據(jù)接收和發(fā)送;另一方面將接收到的數(shù)據(jù)以及狀態(tài)信息傳輸?shù)紽PGA.CPU接口信號的具體定義如表1所示.發(fā)送模塊中CPU接口邏輯輸出的32位數(shù)據(jù)被寫入FIFO,且控制邏輯實時檢測著FIFO的狀態(tài),當FIFO不為空時,產(chǎn)生一個讀信號,把控制邏輯中的取數(shù)據(jù)位置‘1’,將獲取的數(shù)據(jù)補充上奇偶校驗位,再讀入至移位寄存器并經(jīng)過波形產(chǎn)生邏輯以實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換.當計數(shù)器的值為32時,表明一個數(shù)據(jù)字轉(zhuǎn)換完成.此時,若FIFO不為空,則產(chǎn)生下一個讀信號,進行下一個數(shù)據(jù)字的轉(zhuǎn)換.最后得到的兩路信號Txout1和Txout0,送往ARINC429總線調(diào)制電路,產(chǎn)生ARINC429協(xié)議信號,從而產(chǎn)生雙極性歸零碼.命令字寄存器的位寬為8位.其中Bit5選擇429數(shù)據(jù)發(fā)送率,為‘1’時選擇100kb/s,為‘0’時選擇12.5kb/s.在設(shè)計發(fā)送模塊時采用狀態(tài)機方法,狀態(tài)轉(zhuǎn)移圖如圖4所示.其中,TX_IDLE是空閑狀態(tài),TX_PARITY是奇偶校驗處理狀態(tài),TX_SENDTIME是發(fā)送位間隔數(shù)據(jù)狀態(tài),TX_SENDDATA是發(fā)送數(shù)據(jù)狀態(tài),TX_ERROR是錯誤處理狀態(tài).在用VerilogHDL語言進行描述后,在集成開發(fā)環(huán)境QuartusⅡ7.2中實現(xiàn)仿真驗證2.2接收狀態(tài)模塊邏輯設(shè)計接收模塊的作用是把串行差分信號轉(zhuǎn)換成符合以太網(wǎng)和USB總線的并行數(shù)字信號,以供上位機讀取,對不同通道接收不同的數(shù)據(jù)數(shù)據(jù)接收和時鐘恢復(fù)用來接收調(diào)制解調(diào)電路發(fā)送過來的數(shù)據(jù)并獲取時鐘信號.控制邏輯包括命令字寄存器、狀態(tài)字寄存器、位計數(shù)、空白位計數(shù)以及奇偶校驗位.其中,命令字寄存器用來控制接口通信過程和工作模式,狀態(tài)字寄存器則用來獲取各個接收通道的狀態(tài)信息.FIFO包含256個32位的存儲單元,用來緩存CPU接口邏輯與32位并行轉(zhuǎn)串行移位寄存器之間的數(shù)據(jù).地址寄存器存儲該通道的地址位,地址比較邏輯對地址寄存器和實際收到的數(shù)據(jù)中的地址位進行比較.在經(jīng)過移位寄存器收到正確的32位串行字后,就可以進行串并轉(zhuǎn)換.若4路接收采用相同傳輸率的時鐘頻率進行串并轉(zhuǎn)換,然后根據(jù)命令字寄存器內(nèi)容進行位數(shù)和奇偶校驗位比較,只有校驗正確方可作為有效信息發(fā)出中斷請求.然后再將正確的數(shù)據(jù)依次存入FIFO中,同時修改接收通道的狀態(tài)信息,并通知CPU接口邏輯數(shù)據(jù)已被正確接收,可以讀取FIFO.地址比較邏輯的VerilogHDL描述如下:在集成開發(fā)環(huán)境QuartusⅡ7.2中實現(xiàn)仿真驗證,圖7為接收模塊的時序仿真圖,觀察其中一個接收通道上的數(shù)據(jù),rx_clk為接收時鐘信號,rst_n為復(fù)位信號,低電平有效,start表示開始接收,rxin1和rxin0為由接收模塊收到的ARINC429總線格式的串行數(shù)據(jù),busy表示正在轉(zhuǎn)換.由時序仿真結(jié)果可以看出,設(shè)計的協(xié)議接收模塊可以正確實現(xiàn)ARINC429格式數(shù)據(jù)的接收.2.3中斷控制模塊中斷控制模塊用來控制發(fā)送模塊和接收模塊的工作過程,該模塊中有一個8位的中斷寄存器,每個通道占用一位,它通過中斷查詢方式使各通道按照一定的順序進行選通.當某一通道的工作信號有效時,則中斷寄存器的相應(yīng)位置‘1’,中斷控制模塊則根據(jù)位數(shù),依次查詢并響應(yīng)對應(yīng)通道的中斷請求,并產(chǎn)生一個寫信號,通過與串并轉(zhuǎn)換產(chǎn)生的寫信號相‘或′作為FIFO的寫信號.在某通道的中斷響應(yīng)完畢后,則中斷寄存器的相應(yīng)位置‘0’,因此在多個通道同時請求時,就避免了數(shù)據(jù)傳輸?shù)腻e誤.中斷產(chǎn)生時序如圖8所示.2.4時鐘信號分頻定時模塊可為協(xié)議處理模塊提供超時管理,提供給FPGA內(nèi)部頻率選擇模塊的工作時鐘源.所以需要在接口邏輯中設(shè)計時鐘信號分頻電路,從而提供各個通道的時鐘信號.FPGA內(nèi)部邏輯工作頻率為2MHz,在經(jīng)過分頻電路后,得到高低兩組時鐘頻率.由上述可知,命令字寄存器Cwreg中引腳At-xsel和Arcvsel決定著ARINC429總線數(shù)據(jù)發(fā)送和接收的速率,有12.5kHz和100kHz兩種時鐘供主機選擇.分頻電路結(jié)構(gòu)框圖如圖9所示.3信號接收時序仿真在各子模塊設(shè)計完成后,對各模塊進行綜合驗證,測試在多通道情況下各路通道數(shù)據(jù)的發(fā)送和接收情況.多通道數(shù)據(jù)發(fā)送時序仿真圖如圖10所示,多通道數(shù)據(jù)接收時序仿真圖如圖11所示.從總體的時序仿真結(jié)果可以看出,本文設(shè)計的ARINC429總線協(xié)議IP核可以實現(xiàn)多通道數(shù)據(jù)的轉(zhuǎn)換、處理和收發(fā).該IP核方便配置、可軟件重構(gòu)、易于擴展且速度比較快,節(jié)省了資源,可降低機載總線和總線設(shè)備維護的成本,提高總線數(shù)據(jù)傳輸?shù)撵`活性和可靠性,為實現(xiàn)與ARINC429