EDA電子鐘實驗報告-2

電工電子實習實驗報告姓名師元康班級網(wǎng)絡09K2學號091909030212實驗目的：1、掌握多位計數(shù)器相連的設計方法。2、掌握十進制、六十進制和二十四進制計數(shù)器的設計方法。3、鞏固數(shù)碼管的驅動原理及編程方法。4、掌握CPLD技術的層次化設計方法。實驗要求：基本要求：具有時、分、秒計數(shù)顯示功能，以二十四小時循環(huán)計時。擴展要求：具有調整時間的功能以及整點報時功能。實驗原理：計數(shù)時鐘由模60秒計數(shù)器，模60分計數(shù)器，模24小時計數(shù)器，蜂鳴器，分/時設定模塊及輸出顯示模塊構成，秒計數(shù)模塊的進位輸出為分鐘計數(shù)模塊進位輸入，分鐘計數(shù)模塊的進位輸出為小時計數(shù)模塊的進位輸入。其中秒塊應有分鐘設定，分鐘模塊中應有小時設定。鬧鐘和校時功能都是在簡單計數(shù)器的基礎上，通過一系列的邏輯門電路來實現(xiàn)的。實驗結果（電路圖、仿真波形以及說明）：1、60進制計數(shù)器電路圖：仿真波形：分析：秒（分）個位在CLK外加脈沖的作用下從0開始計數(shù)，當計數(shù)到9時，由與非門向十位CLK輸入0信號，下一時刻，CLK輸入變?yōu)?，而十位的74160芯片收到上升沿而計數(shù)加一，同時個位計數(shù)器清零。而十位計數(shù)到5時，同樣由與非門向分（時）的個位輸入0信號，下一時刻，CLK輸入變?yōu)?，同時通過LDN對十位進行清零。2、24進制計數(shù)器電路圖：仿真波形：分析：時個位在CLK外加脈沖的作用下從0開始計數(shù)，當計數(shù)到9時，由與非門向十位CLK輸入0信號，下一時刻，CLK輸入變?yōu)?，而十位的74160芯片收到上升沿而計數(shù)加一，同時個位計數(shù)器清零。而十位計數(shù)到2時，與非門等待個位計數(shù)器，當?shù)?時，同時對個位和十位進行清零，這樣就完成了24進制的計數(shù)。3、報時電路電路圖：仿真波形：分析：報時器對應輸出為laba，laba由兩個與門再相與得到，其中一個與門接在秒個位的0位和秒十位的0、2位，另一個與門接在分個位的0、3位和分十位的0、2位。當這7個位同時為1時，laba的輸出信號為1，蜂鳴器響一下，顯然，當59分51秒、53秒、55秒、57秒、59秒時都會報時。4、校時電路電路圖：仿真波形：分析：校時功能由三個輸入來實現(xiàn)（jiaoshi、jiaofen、waijiaxinhao），jiaoshi和jiaofen輸入經過非門與總時鐘脈沖用與門相連，并輸入到秒的個位CLK，一般情況下jiaoshi、jiaofen信號為0時，CLK輸入為總時鐘脈沖，整個時鐘正常工作，當jiaoshi、jiaofen任一信號為1時，CLK輸入常0，整個時鐘停止工作，此時與waijiaxinhao輸入配合工作，分和時的個位進位和與門相連，作用是選擇上一級的進位信號或者wajiaxinhao信號的控制，而由于整個時鐘停止工作，上一級進位信號無作用，此時由waijiaxinhao信號控