一種多數(shù)決定函數(shù)和標(biāo)準(zhǔn)門電路的低功耗全加器設(shè)計(jì)

一種多數(shù)決定函數(shù)和標(biāo)準(zhǔn)門電路的低功耗全加器設(shè)計(jì)

0全加器設(shè)計(jì)及優(yōu)化設(shè)計(jì)隨著便攜式電子應(yīng)用的快速發(fā)展和電池技術(shù)的相對(duì)延遲，對(duì)微型控制裝置和處理器的速度和功耗有更高的要求。速度和功耗已成為集成電路芯片設(shè)計(jì)的兩個(gè)關(guān)鍵因素。加法運(yùn)算是微處理器一些重要部件的基礎(chǔ)操作,這些部件又位于微處理器的關(guān)鍵路徑上,其性能好壞直接影響了系統(tǒng)的性能。全加器是組成二進(jìn)制加法器的基本組成單元,因此提高全加器的性能是提高微處理器性能的一個(gè)重要因素,高速、低功耗的加法器優(yōu)化設(shè)計(jì)一直是研究的熱點(diǎn)。為了降低芯片的功耗,國內(nèi)外學(xué)者提出了許多優(yōu)化算法。但是,各種優(yōu)化都是在以全加器為基本單元電路并保留全加器內(nèi)部電路結(jié)構(gòu)的基礎(chǔ)上進(jìn)行的,速度和功耗不能從芯片單元電路這一級(jí)得到提高。人們在低功耗全加器的設(shè)計(jì)上進(jìn)行了廣泛的研究,并提出了一系列高性能的全加器電路。1全加器的結(jié)構(gòu)根據(jù)全加器的邏輯功能,二值邏輯的一位全加器一種表達(dá)式如式(1)、式(2)所示。Sum=A?B?Cin(1)Cout=A·B+(A?B)·Cin(2)上兩式中,A,B是全加器的輸入,Cin是進(jìn)位輸入,Sum表示全加器的和輸出,Cout表示全加器的進(jìn)位輸出;符號(hào)“?”表示異或運(yùn)算,“·”表示與運(yùn)算。由上述表達(dá)式得到全加器的結(jié)構(gòu)如圖1所示。從圖1中可以看出,全加器的主要組成部分和關(guān)鍵路徑就是兩級(jí)級(jí)連的異或邏輯電路,它們直接決定了全加器的速度與功耗。在以往的文獻(xiàn)中,對(duì)于加法器的邏輯結(jié)構(gòu)討論中主要針對(duì)CMOS邏輯結(jié)構(gòu)和傳輸管邏輯結(jié)構(gòu)(pass-transistorlogic),且普遍認(rèn)為基于CMOS傳輸門的設(shè)計(jì)由于開關(guān)特性和節(jié)點(diǎn)開關(guān)電容小是低功耗的最佳選擇。2漏電流的工作機(jī)理功耗的增加意味著更高昂的散熱消耗和封裝尺寸并最終影響集成電路的性能,因此超大規(guī)模集成電路設(shè)計(jì)中低功耗是一個(gè)永恒的主題。通常,在數(shù)字CMOS集成電路中功耗的主要來源有3個(gè)方面,即短路電流、漏電流和邏輯功能變換。信號(hào)從輸入端到達(dá)輸出端建立穩(wěn)態(tài)的過程可能經(jīng)過很多次狀態(tài)轉(zhuǎn)換,當(dāng)一個(gè)電路的NMOS管和PMOS管同時(shí)工作時(shí),就可能構(gòu)成從電源到地的通路從而形成短路電流;晶體管的漏電流主要是PN節(jié)反偏時(shí)的漏電流和當(dāng)MOS管的工作于低于閾值電壓時(shí)在源極和漏極間產(chǎn)生反向電流形成的漏電流。CMOS電路功耗可由式(3)表示:P=∑iVDDVswingCloadPif+VDD∑iIisc+VDDIl(3)式中,P是集成電路的總功耗;VDD是電源供電電壓;Vswing是輸出電壓的擺幅,理想值是VDD;Cload是第i個(gè)節(jié)點(diǎn)的負(fù)載電容;Pi是第i個(gè)節(jié)點(diǎn)開關(guān)的功耗;f是系統(tǒng)時(shí)鐘頻率;Iisc是第i個(gè)節(jié)點(diǎn)短路電流;Il是漏電流?？梢钥闯?功耗的降低可以通過降低供電電壓來實(shí)現(xiàn)。式(3)中前3項(xiàng)分別是電路的動(dòng)態(tài)功耗、短路功耗和靜態(tài)功耗,因此不考慮靜態(tài)功耗的時(shí)候,采用經(jīng)典的CMOS技術(shù)是降低總功耗的一種解決途徑。經(jīng)典CMOS技術(shù)輸出端用PMOS管作為上拉電路,用NMOS管作為下拉電路,這種結(jié)構(gòu)就可以成功地解決短路電流問題。采用傳輸管邏輯通過調(diào)節(jié)晶體管的寬長比(W/L),并且由于傳輸管中每個(gè)節(jié)點(diǎn)的開關(guān)電容要小于CMOS管,這樣,由于晶體傳輸管延遲的減小而降低了傳輸管的開關(guān)頻率也可以起到降低功耗的作用?？傊?公式(3)中的每個(gè)參數(shù)的減小都可以導(dǎo)致總功耗減少,但是供電電壓的降低將會(huì)導(dǎo)致延遲增加。通常,在技術(shù)允許的條件下改變晶體管的寬長比是一種有效的方式,也是電路設(shè)計(jì)中速度和功耗折中采用的方法。3多數(shù)決定邏輯的功能從前面的分析知道,一位全加器有3個(gè)輸入A,B和Cin是進(jìn)位輸入,2個(gè)輸出Sum(全加器的和輸出)和Cout(全加器的進(jìn)位輸出)。多數(shù)決定邏輯函數(shù)(MajorityFunction)是一個(gè)由輸入多數(shù)決定輸出結(jié)果的邏輯函數(shù),定義為:若輸入邏輯1的個(gè)數(shù)大于邏輯0的個(gè)數(shù),則輸出為邏輯1;若輸入邏輯0的個(gè)數(shù)大于邏輯1的個(gè)數(shù),則輸出為邏輯0。將全加器的3個(gè)輸入作為多數(shù)決定邏輯的輸入,多數(shù)決定邏輯和全加器的真值表如表1所示。從表1可以看出,一位全加器的進(jìn)位輸出和三輸入的多數(shù)決定函數(shù)功能描述完全一致。因此,用多數(shù)決定函數(shù)實(shí)現(xiàn)全加器的功能也是一種可行的方法。公示(1)可以表示為Sum=Coutˉˉˉˉˉˉ(A+B+Cin)+A?B?Cin=Majority(A,B,Cin,Coutˉˉˉˉˉˉ,Coutˉˉˉˉˉˉ)(4)Sum=Coutˉ(A+B+Cin)+A?B?Cin=Μajority(A,B,Cin,Coutˉ,Coutˉ)(4)文中提出一種基于傳統(tǒng)邏輯門和多數(shù)決定函數(shù)的沒有靜態(tài)功耗的全加器設(shè)計(jì),如圖2。傳輸管采用PMOS管和NMOS并行結(jié)構(gòu),PMOS管和NMOS通過一個(gè)反相器聯(lián)接,這種結(jié)構(gòu)使得PMOS管和NMOS在單獨(dú)使用時(shí)NMOS管的強(qiáng)‘0’弱‘1’輸出和PMOS管的強(qiáng)‘1’弱‘0’輸出得到互補(bǔ),邏輯輸出都是強(qiáng)‘1’強(qiáng)‘0’,有效地避免了邏輯功能的紊亂。該電路最大的特點(diǎn)是電路可以在較低電壓下穩(wěn)定工作且沒有靜態(tài)功耗,每個(gè)節(jié)點(diǎn)的開關(guān)電容和開關(guān)頻率降低,從而使電路有更小的傳輸延時(shí)和功耗。4仿真模擬及分析為了驗(yàn)證電路的性能,文中對(duì)比典型的傳統(tǒng)28T加法器和CPL(complementarypasstransistorlogic)全加器進(jìn)行了HSPICE仿真,仿真模擬采用0.18μm工藝庫模型,輸入信號(hào)頻率為100MHz,室溫25℃,NMOS管的尺寸:L=0.24μm,W=0.9μm;PMOS管的尺寸:L=0.24μm,W=1.8μm;工作電壓0.4～1.8V;3種對(duì)比測試電路的功耗延遲積如表2。5降低供電電壓能耗文中提出了一種基于多數(shù)決定函數(shù)和標(biāo)準(zhǔn)