2021年數(shù)字IC設(shè)計(jì)工程師招聘面試筆試100題附答案

數(shù)字IC設(shè)計(jì)工程師招聘面試筆試100題附答案1：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時(shí)鐘之間有固定因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定因果關(guān)系。同步時(shí)序邏輯電路特點(diǎn)：各觸發(fā)器時(shí)鐘端所有連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)，電路狀態(tài)才干變化。變化后狀態(tài)將始終保持到下一種時(shí)鐘脈沖到來(lái)，此時(shí)無(wú)論外部輸入x有無(wú)變化，狀態(tài)表中每個(gè)狀態(tài)都是穩(wěn)定。

異步時(shí)序邏輯電路特點(diǎn)：電路中除可以使用帶時(shí)鐘觸發(fā)器外，還可以使用不帶時(shí)鐘觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒(méi)有統(tǒng)一時(shí)鐘，電路狀態(tài)變化由外部輸入變化直接引起。

2：同步電路和異步電路區(qū)別：同步電路：存儲(chǔ)電路中所有觸發(fā)器時(shí)鐘輸入端都接同一種時(shí)鐘脈沖源，因而所有觸發(fā)器狀態(tài)變化都與所加時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒(méi)有統(tǒng)一時(shí)鐘，有些觸發(fā)器時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這些觸發(fā)器狀態(tài)變化與時(shí)鐘脈沖同步，而其她觸發(fā)器狀態(tài)變化不與時(shí)鐘脈沖同步。

3：時(shí)序設(shè)計(jì)實(shí)質(zhì)：時(shí)序設(shè)計(jì)實(shí)質(zhì)就是滿(mǎn)足每一種觸發(fā)器建立/保持時(shí)間規(guī)定。

4：建立時(shí)間與保持時(shí)間概念？建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端數(shù)據(jù)必要保持不變最小時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端數(shù)據(jù)必要保持不變最小時(shí)間。

5：為什么觸發(fā)器要滿(mǎn)足建立時(shí)間和保持時(shí)間？由于觸發(fā)器內(nèi)部數(shù)據(jù)形成是需要一定期間，如果不滿(mǎn)足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要通過(guò)一種恢復(fù)時(shí)間，其輸出才干穩(wěn)定，但穩(wěn)定后值并不一定是你輸入值。這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘也許不滿(mǎn)足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生亞穩(wěn)態(tài)傳播到背面邏輯中，導(dǎo)致亞穩(wěn)態(tài)傳播。（比較容易理解方式）換個(gè)方式理解：需要建立時(shí)間是由于觸發(fā)器D端像一種鎖存器在接受數(shù)據(jù)，為了穩(wěn)定設(shè)立前級(jí)門(mén)狀態(tài)需要一段穩(wěn)定期間；需要保持時(shí)間是由于在時(shí)鐘沿到來(lái)之后，觸發(fā)器要通過(guò)反饋來(lái)鎖存狀態(tài)，從后級(jí)門(mén)傳到前級(jí)門(mén)需要時(shí)間。

6：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

這也是一種異步電路同步化問(wèn)題。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定期間段內(nèi)到達(dá)一種可以確認(rèn)狀態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化電路其實(shí)叫做“一位同步器”，她只能用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播原理：假設(shè)第一級(jí)觸發(fā)器輸入不滿(mǎn)足其建立保持時(shí)間，它在第一種脈沖沿到來(lái)后輸出數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一種脈沖沿到來(lái)之前，其輸出亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必要穩(wěn)定下來(lái)，并且穩(wěn)定數(shù)據(jù)必要滿(mǎn)足第二級(jí)觸發(fā)器建立時(shí)間，如果都滿(mǎn)足了，在下一種脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)浮現(xiàn)亞穩(wěn)態(tài)，由于其輸入端數(shù)據(jù)滿(mǎn)足其建立保持時(shí)間。同步器有效條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后恢復(fù)時(shí)間+第二級(jí)觸發(fā)器建立時(shí)間<=時(shí)鐘周期。更確切地說(shuō)，輸入脈沖寬度必要不不大于同步時(shí)鐘周期與第一級(jí)觸發(fā)器所需保持時(shí)間之和。最保險(xiǎn)脈沖寬度是兩倍同步時(shí)鐘周期。因此，這樣同步電路對(duì)于從較慢時(shí)鐘域來(lái)異步信號(hào)進(jìn)入較快時(shí)鐘域比較有效，對(duì)于進(jìn)入一種較慢時(shí)鐘域，則沒(méi)有作用。

7：系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線(xiàn)設(shè)計(jì)思想：

同步電路速度是指同步系統(tǒng)時(shí)鐘速度，同步時(shí)鐘愈快，電路解決數(shù)據(jù)時(shí)間間隔越短，電路在單位時(shí)間內(nèi)解決數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端延時(shí)時(shí)間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯延時(shí)；Tsetup是Ｄ觸發(fā)器建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一種觸發(fā)器Ｑ輸出端需要延時(shí)時(shí)間是Tco，通過(guò)組合邏輯延時(shí)時(shí)間為T(mén)delay，然后到達(dá)第二個(gè)觸發(fā)器Ｄ端，要但愿時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時(shí)鐘延遲必要不不大于Tco＋Tdelay＋Tsetup，也就是說(shuō)最小時(shí)鐘周期Tmin=Tco＋Tdelay＋Tsetup，即最快時(shí)鐘頻率Fmax=1/Tmin。FPGA開(kāi)發(fā)軟件也是通過(guò)這種辦法來(lái)計(jì)算系統(tǒng)最高運(yùn)營(yíng)速度Fmax。由于Tco和Tsetup是由詳細(xì)器件工藝決定，故設(shè)計(jì)電路時(shí)只能變化組合邏輯延遲時(shí)間Tdelay，因此說(shuō)縮短觸發(fā)器間組合邏輯延時(shí)時(shí)間是提高同步電路速度核心所在。由于普通同步電路都不不大于一級(jí)鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必要滿(mǎn)足最大延時(shí)規(guī)定。故只有縮短最長(zhǎng)延時(shí)途徑，才干提高電路工作頻率?？梢詫⑤^大組合邏輯分解為較小N塊，通過(guò)恰當(dāng)辦法平均分派組合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相似時(shí)鐘，就可以避免在兩個(gè)觸發(fā)器之間浮現(xiàn)過(guò)大延時(shí)，消除速度瓶頸，這樣可以提高電路工作頻率。這就是所謂"流水線(xiàn)"技術(shù)基本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限某些用一種時(shí)鐘周期實(shí)現(xiàn)，采用流水線(xiàn)技術(shù)插入觸發(fā)器后，可用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因而系統(tǒng)工作速度可以加快，吞吐量加大。注意，流水線(xiàn)設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)，此外硬件面積也會(huì)稍有增長(zhǎng)。

8：時(shí)序約束概念和基本方略？時(shí)序約束重要涉及周期約束，偏移約束，靜態(tài)時(shí)序途徑約束三種。通過(guò)附加時(shí)序約束可以綜合布線(xiàn)工具調(diào)節(jié)映射和布局布線(xiàn)，使設(shè)計(jì)達(dá)屆時(shí)序規(guī)定。附加時(shí)序約束普通方略是先附加全局約束，然后對(duì)迅速和慢速例外途徑附加專(zhuān)門(mén)約束。附加全局約束時(shí)，一方面定義設(shè)計(jì)所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯PADTOPAD途徑附加約束。附加專(zhuān)門(mén)約束時(shí)，一方面約束分組之間途徑，然后約束快、慢速例外途徑和多周期途徑，以及其她特殊途徑。9：附加約束作用？1：提高設(shè)計(jì)工作頻率（減少了邏輯和布線(xiàn)延時(shí)）；2：獲得對(duì)的時(shí)序分析報(bào)告；（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序與否滿(mǎn)足設(shè)計(jì)規(guī)定原則，因而規(guī)定設(shè)計(jì)者對(duì)的輸入約束，以便靜態(tài)時(shí)序分析工具可以對(duì)的輸出時(shí)序報(bào)告）3：指定FPGA/CPLD電氣原則和引腳位置。

10：FPGA設(shè)計(jì)工程師努力方向：SOPC，高速串行I/O，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程優(yōu)化等方面。隨著芯片工藝提高，芯片容量、集成度都在增長(zhǎng)，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug時(shí)間提前，這也是某些公司花大力氣設(shè)計(jì)仿真平臺(tái)因素。此外隨著單板功能提高、成本壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者考慮范疇，完畢相似功能下，考慮如何可以使芯片功耗最低，據(jù)說(shuō)altera、xilinx都在依照自己芯片特點(diǎn)整頓如何減少功耗文檔。高速串行IO應(yīng)用，也豐富了FPGA應(yīng)用范疇，象xilinxv2pro中高速鏈路也逐漸被應(yīng)用。

11：對(duì)于多位異步信號(hào)如何進(jìn)行同步？

對(duì)以一位異步信號(hào)可以使用“一位同步器進(jìn)行同步”（使用兩級(jí)觸發(fā)器），而對(duì)于多位異步信號(hào)，可以采用如下辦法：1：可以采用保持寄存器加握手信號(hào)辦法（多數(shù)據(jù)，控制，地址）；2：特殊詳細(xì)應(yīng)用電路構(gòu)造,依照應(yīng)用不同而不同；3：異步FIFO。（最慣用緩存單元是DPRAM）

12：FPGA和CPLD區(qū)別？

CPLDFPGA內(nèi)部構(gòu)造Productterm（基于乘積項(xiàng)）LookupTable（基于查找表）程序存儲(chǔ)內(nèi)部EEPROM/FLASHSRAM，外掛EEPROM資源類(lèi)型組合邏輯資源豐富時(shí)序邏輯資源豐富集成度低高使用場(chǎng)合完畢控制邏輯能完畢比較復(fù)雜算法速度慢快？？其她資源－PLL、RAM和乘法器等保密性可加密普通不能保密13：鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？

電平敏感存儲(chǔ)器件稱(chēng)為鎖存器。可分為高電平鎖存器和低電平鎖存器，用于不同步鐘之間信號(hào)同步。

有交叉耦合門(mén)構(gòu)成雙穩(wěn)態(tài)存儲(chǔ)原件稱(chēng)為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢砸詾槭莾蓚€(gè)不同電平敏感鎖存器串連而成。前一種鎖存器決定了觸發(fā)器建立時(shí)間，后一種鎖存器則決定了保持時(shí)間。

14：FPGA芯片內(nèi)有哪兩種存儲(chǔ)器資源？

FPGA芯片內(nèi)有兩種存儲(chǔ)器資源：一種叫BLOCKRAM,另一種是由LUT配備成內(nèi)部存儲(chǔ)器（也就是分布式RAM）。BLOCKRAM由一定數(shù)量固定大小存儲(chǔ)塊構(gòu)成，使用BLOCKRAM資源不占用額外邏輯資源，并且速度快。但是使用時(shí)候消耗BLOCKRAM資源是其塊大小整數(shù)倍。

15：什么是時(shí)鐘抖動(dòng)？

時(shí)鐘抖動(dòng)是指芯片某一種給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就是說(shuō)時(shí)鐘周期在不同周期上也許加長(zhǎng)或縮短。它是一種平均值為0平均變量。

16：FPGA設(shè)計(jì)中對(duì)時(shí)鐘使用？（例如分頻等）

FPGA芯片有固定期鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻時(shí)候，普通不容許對(duì)時(shí)鐘進(jìn)行邏輯操作，這樣不但會(huì)增長(zhǎng)時(shí)鐘偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上毛刺。普通解決辦法是采用FPGA芯片自帶時(shí)鐘管理器如PLL,DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器D輸入（這些也是對(duì)時(shí)鐘邏輯操作代替方案）。

17：FPGA設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路延時(shí)？

一方面說(shuō)說(shuō)異步電路延時(shí)實(shí)現(xiàn)：異步電路一半是通過(guò)加buffer、兩級(jí)與非門(mén)等來(lái)實(shí)現(xiàn)延時(shí)（我還沒(méi)用過(guò)因此也不是很清晰），但這是不適合同步電路實(shí)現(xiàn)延時(shí)。在同步電路中，對(duì)于比較大和特殊規(guī)定延時(shí)，一半通過(guò)高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過(guò)計(jì)數(shù)器來(lái)控制延時(shí)；對(duì)于比較小延時(shí)，可以通過(guò)觸發(fā)器打一拍，但是這樣只能延遲一種時(shí)鐘周期。

18：FPGA中可以綜合實(shí)現(xiàn)為RAM/ROM/CAM三種資源及其注意事項(xiàng)？

三種資源：BLOCKRAM，觸發(fā)器（FF），查找表（LUT）；注意事項(xiàng)：1：在生成RAM等存儲(chǔ)單元時(shí)，應(yīng)當(dāng)首選BLOCKRAM資源；其因素有二：第一：使用BLOCKRAM等資源，可以節(jié)約更多FF和4-LUT等底層可編程單元。使用BLOCKRAM可以說(shuō)是“不用白不用”，是最大限度發(fā)揮器件效能，節(jié)約成本一種體現(xiàn)；第二：BLOCKRAM是一種可以配備硬件構(gòu)造，其可靠性和速度與用LUT和REGISTER構(gòu)建存儲(chǔ)器更有優(yōu)勢(shì)。2：弄清FPGA硬件構(gòu)造，合理使用BLOCKRAM資源；3：分析BLOCKRAM容量，高效使用BLOCKRAM資源；4：分布式RAM資源（DISTRIBUTERAM）

19：Xilinx中與全局時(shí)鐘資源和DLL有關(guān)硬件原語(yǔ)：

慣用與全局時(shí)鐘資源有關(guān)Xilinx器件原語(yǔ)涉及：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關(guān)于各個(gè)器件原語(yǔ)解釋可以參照《FPGA設(shè)計(jì)指引準(zhǔn)則》p50某些。

20：HDL語(yǔ)言層次概念？

HDL語(yǔ)言是分層次、類(lèi)型，最慣用層次概念有系統(tǒng)與原則級(jí)、功能模塊級(jí)，行為級(jí)，寄存器傳播級(jí)和門(mén)級(jí)。系統(tǒng)級(jí)，算法級(jí)，RTL級(jí)(行為級(jí))，門(mén)級(jí)，開(kāi)關(guān)級(jí)21：查找表原理與構(gòu)造？

查找表（look-up-table）簡(jiǎn)稱(chēng)為L(zhǎng)UT，LUT本質(zhì)上就是一種RAM。當(dāng)前FPGA中多使用4輸入LUT，因此每一種LUT可以當(dāng)作一種有4位地址線(xiàn)16x1RAM。當(dāng)顧客通過(guò)原理圖或HDL語(yǔ)言描述了一種邏輯電路后來(lái)，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路所有也許成果，并把成果事先寫(xiě)入RAM,這樣，每輸入一種信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一種地址進(jìn)行查表，找出地址相應(yīng)內(nèi)容，然后輸出即可

22：IC設(shè)計(jì)前端到后端流程和EDA工具？

設(shè)計(jì)前端也稱(chēng)邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱(chēng)物理設(shè)計(jì)，兩者并沒(méi)有嚴(yán)格界限，普通涉及到與工藝關(guān)于設(shè)計(jì)就是后端設(shè)計(jì)。

1：規(guī)格制定：客戶(hù)向芯片設(shè)計(jì)公司提出設(shè)計(jì)規(guī)定。

2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fabless）依照客戶(hù)提出規(guī)格規(guī)定，拿出設(shè)計(jì)解決方案和詳細(xì)實(shí)現(xiàn)架構(gòu)，劃分模塊功能。當(dāng)前架構(gòu)驗(yàn)證普通基于systemC語(yǔ)言，對(duì)價(jià)后模型仿真可以使用systemC仿真工具。例如：CoCentric和VisualElite等。

3：HDL編碼：設(shè)計(jì)輸入工具：ultra，visualVHDL等

4：仿真驗(yàn)證：modelsim

5：邏輯綜合：synplify

6：靜態(tài)時(shí)序分析：synopsysPrimeTime

7：形式驗(yàn)證：SynopsysFormality.

23：寄生效應(yīng)在IC設(shè)計(jì)中如何加以克服和運(yùn)用（這是我理解，原題好像是說(shuō)，IC設(shè)計(jì)過(guò)程中將寄生效應(yīng)如何反饋影響設(shè)計(jì)師設(shè)計(jì)方案）？所謂寄生效應(yīng)就是那些溜進(jìn)你PCB并在電路中大施破壞、令人頭痛、因素不明小故障。它們就是滲入高速電路中隱藏寄生電容和寄生電感。其中涉及由封裝引腳和印制線(xiàn)過(guò)長(zhǎng)形成寄生電感；焊盤(pán)到地、焊盤(pán)到電源平面和焊盤(pán)到印制線(xiàn)之間形成寄生電容；通孔之間互相影響，以及許多其他也許寄生效應(yīng)。抱負(fù)狀態(tài)下，導(dǎo)線(xiàn)是沒(méi)有電阻，電容和電感。而在實(shí)際中，導(dǎo)線(xiàn)用到了金屬銅，它有一定電阻率，如果導(dǎo)線(xiàn)足夠長(zhǎng)，積累電阻也相稱(chēng)可觀(guān)。兩條平行導(dǎo)線(xiàn)，如果互相之間有電壓差別，就相稱(chēng)于形成了一種平行板電容器（你想象一下）。通電導(dǎo)線(xiàn)周邊會(huì)形成磁場(chǎng)（特別是電流變化時(shí)），磁場(chǎng)會(huì)產(chǎn)生感生電場(chǎng)，會(huì)對(duì)電子移動(dòng)產(chǎn)生影響，可以說(shuō)每條實(shí)際導(dǎo)線(xiàn)涉及元器件管腳都會(huì)產(chǎn)生感生電動(dòng)勢(shì)，這也就是寄生電感。在直流或者低頻狀況下，這種寄生效應(yīng)看不太出來(lái)。而在交流特別是高頻交流條件下，影響就非常巨大了。依照復(fù)阻抗公式，電容、電感會(huì)在交流狀況下會(huì)對(duì)電流移動(dòng)產(chǎn)生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難克服，也難摸到。只能通過(guò)優(yōu)化線(xiàn)路，盡量使用管腳短SMT元器件來(lái)減少其影響，要完全消除是不也許。24：用flip-flop和logic-gate設(shè)計(jì)一種1位加法器，輸入carryin和current-stage，輸出carryout和next-stage？carryout=carryin*current-stage；與門(mén)next-stage=carryin’*current-stage+carryin*current-stage’；與門(mén)，非門(mén)，或門(mén)（或者異或門(mén)）module(clk,current-stage,carryin,next-stage,carryout);inputclk，current-stage,carryin;outputnext-stage,carryout;always@(posedgeclk)carryout<=carryin¤t-stage;nextstage<=25：設(shè)計(jì)一種自動(dòng)飲料售賣(mài)機(jī)，飲料10分錢(qián)，硬幣有5分和10分兩種，并考慮找零，1.畫(huà)出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語(yǔ)法要符合FPGA設(shè)計(jì)規(guī)定3.設(shè)計(jì)工程中可使用工具及設(shè)計(jì)大體過(guò)程？設(shè)計(jì)過(guò)程：1、一方面擬定輸入輸出，A=1表達(dá)投入10分，B=1表達(dá)投入5分，Y=1表達(dá)彈出飲料，Z=1表達(dá)找零。2、擬定電路狀態(tài)，S0表達(dá)沒(méi)有進(jìn)行投幣，S1表達(dá)已有5分硬幣。3、畫(huà)出狀態(tài)轉(zhuǎn)移圖。modulesell(clk,rst,a,b,y,z);inputclk,rst,a,b;outputy,z;parameters0=0,s1=1;regstate,next_state;always@(posedgeclk)beginif(!rst)state<=s0;elsestate<=next_state;endalways@(aorborcstate)beginy=0;z=0;case(state)s0：if(a==1&&b==0)next_state=s1;elseif(a==0&&b==1)beginnext_state=s0；y=1;endelsenext_state=s0;s1：if(a==1&&b==0)beginnext_state=s0;y=1;endelseif(a==0&&b==1)beginnext_state=s0；y=1;z=1;endelsenext_state=s0;default：next_state=s0;endcaseendendmodule擴(kuò)展：設(shè)計(jì)一種自動(dòng)售飲料機(jī)邏輯電路。它投幣口每次只能投入一枚五角或一元硬幣。投入一元五角硬幣后給出飲料；投入兩元硬幣時(shí)給出飲料并找回五角。擬定輸入輸出，投入一元硬幣A=1，投入五角硬幣B=1，給出飲料Y=1，找回五角Z=1；擬定電路狀態(tài)數(shù)，投幣前初始狀態(tài)為S0，投入五角硬幣為S1，投入一元硬幣為S2。畫(huà)出轉(zhuǎn)該轉(zhuǎn)移圖，依照狀態(tài)轉(zhuǎn)移圖可以寫(xiě)成Verilog代碼。26：什么是"線(xiàn)與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么詳細(xì)規(guī)定?

線(xiàn)與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與功能。在硬件上,要用oc門(mén)來(lái)實(shí)現(xiàn),由于不用oc門(mén)也許使灌電流過(guò)大,而燒壞邏輯門(mén).同步在輸出端口應(yīng)加一種上拉電阻。oc門(mén)就是集電極開(kāi)路門(mén)。od門(mén)是漏極開(kāi)路門(mén)。

27：什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?如何判斷?如何消除?

在組合電路中，某一輸入變量通過(guò)不同途徑傳播后，到達(dá)電路中某一匯合點(diǎn)時(shí)間有先有后，這種現(xiàn)象稱(chēng)競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤現(xiàn)象叫做冒險(xiǎn)。（也就是由于競(jìng)爭(zhēng)產(chǎn)生毛刺叫做冒險(xiǎn)）。判斷辦法：代數(shù)法（如果布爾式中有相反信號(hào)則也許產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象）；卡諾圖：有兩個(gè)相切卡諾圈并且相切處沒(méi)有被其她卡諾圈包圍，就有也許浮現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)；實(shí)驗(yàn)法：示波器觀(guān)測(cè)；解決辦法：1：加濾波電容，消除毛刺影響；2：加選通信號(hào)，避開(kāi)毛刺；3：增長(zhǎng)冗余項(xiàng)消除邏輯冒險(xiǎn)。門(mén)電路兩個(gè)輸入信號(hào)同步向相反邏輯電平跳變稱(chēng)為競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而在電路輸出端也許產(chǎn)生尖峰脈沖現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)。如果邏輯函數(shù)在一定條件下可以化簡(jiǎn)成Y=A+A’或Y=AA’則可以判斷存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象（只是一種變量變化狀況）。消除辦法，接入濾波電容，引入選通脈沖，增長(zhǎng)冗余邏輯28：你懂得那些慣用邏輯電平?TTL與COMS電平可以直接互連嗎？慣用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一種答案是：慣用邏輯電平：12V，5V，3.3V。TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V有在5V。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。用CMOS可直接驅(qū)動(dòng)TTL;加上拉電阻后,TTL可驅(qū)動(dòng)CMOS.上拉電阻用途：1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出高電平低于COMS電路最低高電平（普通為3.5V），這時(shí)就需要在TTL輸出端接上拉電阻，以提高輸出高電平值。2、OC門(mén)電路必要加上拉電阻，以提高輸出高電平值。3、為加大輸出引腳驅(qū)動(dòng)能力，有單片機(jī)管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電導(dǎo)致?lián)p壞，不用管腳不能懸空，普通接上拉電阻產(chǎn)生減少輸入阻抗，提供泄荷通路。5、芯片管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)噪聲容限增強(qiáng)抗干擾能力。6、提高總線(xiàn)抗電磁干擾能力。管腳懸空就比較容易接受外界電磁干擾。7、長(zhǎng)線(xiàn)傳播中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效抑制反射波干擾。上拉電阻阻值選取原則涉及:1、從節(jié)約功耗及芯片灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從保證足夠驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。3、對(duì)于高速電路，過(guò)大上拉電阻也許邊沿變平緩。綜合考慮以上三點(diǎn),普通在1k到10k之間選用。對(duì)下拉電阻也有類(lèi)似道理。OC門(mén)電路必要加上拉電阻，以提高輸出高電平值。OC門(mén)電路要輸出“1”時(shí)才需要加上拉電阻不加主線(xiàn)就沒(méi)有高電平在有時(shí)咱們用OC門(mén)作驅(qū)動(dòng)（例如控制一種LED）灌電流工作時(shí)就可以不加上拉電阻總之加上拉電阻可以提高驅(qū)動(dòng)能力。

29：IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位區(qū)別？同步復(fù)位在時(shí)鐘沿變化時(shí)，完畢復(fù)位動(dòng)作。異步復(fù)位不論時(shí)鐘，只要復(fù)位信號(hào)滿(mǎn)足條件，就完畢復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)規(guī)定比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不擬定，也也許浮現(xiàn)亞穩(wěn)態(tài)。

30：MOORE與MEELEY狀態(tài)機(jī)特性？

Moore狀態(tài)機(jī)輸出僅與當(dāng)前狀態(tài)值關(guān)于，且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化。

Mealy狀態(tài)機(jī)輸出不但與當(dāng)前狀態(tài)值關(guān)于，并且與當(dāng)前輸入值關(guān)于。

31：多時(shí)域設(shè)計(jì)中,如何解決信號(hào)跨時(shí)域？

不同步鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步解決，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯導(dǎo)致影響。信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘域時(shí)，可以采用兩級(jí)觸發(fā)器來(lái)同步；數(shù)據(jù)或地址總線(xiàn)跨時(shí)鐘域時(shí)可以采用異步FIFO來(lái)實(shí)現(xiàn)時(shí)鐘同步；第三種辦法就是采用握手信號(hào)。

32：說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模仿優(yōu)缺陷？靜態(tài)時(shí)序分析是采用窮盡分析辦法來(lái)提取出整個(gè)電路存在所有時(shí)序途徑，計(jì)算信號(hào)在這些途徑上傳播延時(shí)，檢查信號(hào)建立和保持時(shí)間與否滿(mǎn)足時(shí)序規(guī)定，通過(guò)對(duì)最大途徑延時(shí)和最小途徑延時(shí)分析，找出違背時(shí)序約束錯(cuò)誤。它不需要輸入向量就能窮盡所有途徑，且運(yùn)營(yíng)速度不久、占用內(nèi)存較少，不但可以對(duì)芯片設(shè)計(jì)進(jìn)行全面時(shí)序功能檢查，并且還可運(yùn)用時(shí)序分析成果來(lái)優(yōu)化設(shè)計(jì)，因而靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)驗(yàn)證中。動(dòng)態(tài)時(shí)序模仿就是普通仿真，由于不也許產(chǎn)生完備測(cè)試向量，覆蓋門(mén)級(jí)網(wǎng)表中每一條途徑。因而在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露某些途徑上也許存在時(shí)序問(wèn)題；

33：一種四級(jí)Mux,其中第二級(jí)信號(hào)為核心信號(hào)如何改進(jìn)timing.？

核心：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同步注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。（為什么？）

34：給出一種門(mén)級(jí)圖,又給了各個(gè)門(mén)傳播延時(shí),問(wèn)核心途徑是什么,還問(wèn)給出輸入，使得輸出依賴(lài)于核心途徑？核心途徑就是輸入到輸出延時(shí)最大途徑，找到了核心途徑便能求得最大時(shí)鐘頻率。35：為什么一種原則倒相器中P管寬長(zhǎng)比要比N管寬長(zhǎng)比大?

和載流子關(guān)于，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，電子遷移率不不大于空穴，同樣電場(chǎng)下，N管電流不不大于P管，因而要增大P管寬長(zhǎng)比，使之對(duì)稱(chēng)，這樣才干使得兩者上升時(shí)間下降時(shí)間相等、高低電平噪聲容限同樣、充電放電時(shí)間相等。36：用mos管搭出一種二輸入與非門(mén)？

<數(shù)字電子技術(shù)基本（第五版）>92頁(yè)與非門(mén)：上并下串或非門(mén)：上串下并37：畫(huà)出NOT,NAND,NOR符號(hào),真值表,尚有transistorlevel（晶體管級(jí)）電路？

<數(shù)字電子技術(shù)基本（第五版）>117頁(yè)—134頁(yè)38：畫(huà)出CMOS圖,畫(huà)出tow-to-onemuxgate.(威盛VIA.11.06上海筆試試題)？

Y=SA+S’B運(yùn)用與非門(mén)和反相器，進(jìn)行變換后Y=((SA)’*(S’A)’)’，三個(gè)與非門(mén)，一種反相器。也可以用傳播門(mén)來(lái)實(shí)現(xiàn)數(shù)據(jù)選取器或者是異或門(mén)。39：用一種二選一mux和一種inv實(shí)現(xiàn)異或？其中:B連接是地址輸入端，A和A非連接是數(shù)據(jù)選取端,F相應(yīng)是輸出端,使能端固定接地置零(沒(méi)有畫(huà)出來(lái)).

Y=BA’+B’A運(yùn)用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'F(x,y,z)=xyz+xy’z+xyz'+x’yz’=x’y’0+x’yz’+xy’z+xy1Y=A’B’D0+A’BD1+AB’D2+ABD3因此D0=0，D1=z’，D2=z，D3=140：畫(huà)出CMOS電路晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)？畫(huà)出Y=A*B+CCMOS電路圖，畫(huà)出Y=A*B+C*DCMOS電路圖。運(yùn)用與非門(mén)和或非門(mén)實(shí)現(xiàn)Y=A*B+C(D+E)=((AB’)(CD)’(CE)’)’三個(gè)兩輸入與非門(mén)，一種三輸入與非門(mén)Y=A*B+C=((AB)’C’)一種反相器，兩個(gè)兩輸入與非門(mén)Y=A*B+C*D=((AB)’(CD)’)’三個(gè)兩輸入與非門(mén)41：用與非門(mén)等設(shè)計(jì)全加法器？（華為）

《數(shù)字電子技術(shù)基本》192頁(yè)。

通過(guò)摩根定律化成用與非門(mén)實(shí)現(xiàn)。42：A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1個(gè)數(shù)比0多,那么F輸出為1,否則F為0),用與非門(mén)實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制？（與非-與非形式）先畫(huà)出卡諾圖來(lái)化簡(jiǎn)，化成與或形式，再兩次取反便可。43：畫(huà)出一種CMOSD鎖存器電路圖和版圖？

也可以將右圖中與非門(mén)和反相器用CMOS電路畫(huà)出來(lái)。44：LATCH和DFF概念和區(qū)別？

45：latch與register區(qū)別,為什么當(dāng)前多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生？

latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不恰當(dāng)應(yīng)用latch則會(huì)大量揮霍芯片資源。

46：用D觸發(fā)器做個(gè)二分頻電路？畫(huà)出邏輯電路？modulediv2(clk,rst,clk_out);inputclk,rst;outputregclk_out;always@(posedgeclk)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule現(xiàn)實(shí)工程設(shè)計(jì)中普通不采用這樣方式來(lái)設(shè)計(jì)，二分頻普通通過(guò)DCM來(lái)實(shí)現(xiàn)。通過(guò)DCM得到分頻信號(hào)沒(méi)有相位差。

或者是從Q端引出加一種反相器。47：什么是狀態(tài)圖？

狀態(tài)圖是以幾何圖形方式來(lái)描述時(shí)序邏輯電路狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入關(guān)系。

48：用你熟悉設(shè)計(jì)方式設(shè)計(jì)一種可預(yù)置初值7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制呢？modulecounter7(clk,rst,load,data,cout);inputclk,rst,load;input[2:0]data;outputreg[2:0]cout;always@(posedgeclk)beginif(!rst)cout<=3’d0;elseif(load)cout<=data;elseif(cout>=3’d6)cout<=3’d0;elsecout<=cout+3’d1;endendmodule

49：你所懂得可編程邏輯器件有哪些？

PAL，PLA，GAL，CPLD，F(xiàn)PGA

50：用Verilog或VHDL寫(xiě)一段代碼,實(shí)現(xiàn)消除一種glitch（毛刺）？將傳播過(guò)來(lái)信號(hào)通過(guò)兩級(jí)觸發(fā)器就可以消除毛刺。（這是我自己采用方式：這種方式消除毛刺是需要滿(mǎn)足一定條件，并不能保證一定可以消除）module(clk,data,q_out)inputclk,data;outputregq_out;regq1;always@(posedgeclk)beginq1<=data;q_out<=q1;endendmodule51：SRAM,FALSHMEMORY,DRAM，SSRAM及SDRAM區(qū)別?SRAM：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM需要不斷REFRESH，制導(dǎo)致本較高，通慣用來(lái)作為快取(CACHE)記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失DRAM：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必要不斷重新加強(qiáng)(REFRESHED)電位差量，否則電位差將減少至無(wú)法有足夠能量體現(xiàn)每一種記憶單位處在何種狀態(tài)。價(jià)格比SRAM便宜，但訪(fǎng)問(wèn)速度較慢，耗電量較大，慣用作計(jì)算機(jī)內(nèi)存使用。SSRAM：即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。對(duì)于SSRAM所有訪(fǎng)問(wèn)都在時(shí)鐘上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其他控制信號(hào)均于時(shí)鐘信號(hào)有關(guān)。SDRAM：即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。

52：有四種復(fù)用方式，頻分多路復(fù)用，寫(xiě)出此外三種？

四種復(fù)用方式：頻分多路復(fù)用（FDMA），時(shí)分多路復(fù)用（TDMA），碼分多路復(fù)用（CDMA），波分多路復(fù)用（WDMA）。

53：ASIC設(shè)計(jì)流程中什么時(shí)候修正Setuptimeviolation和Holdtimeviolation?如何修正？解釋setup和holdtimeviolation，畫(huà)圖闡明，并闡明解決辦法。（威盛VIA.11.06上海筆試試題）見(jiàn)前面建立時(shí)間和保持時(shí)間，violation違背，不滿(mǎn)足

54：給出一種組合邏輯電路，規(guī)定分析邏輯功能。

所謂組合邏輯電路分析，就是找出給定邏輯電路輸出和輸入之間關(guān)系，并指出電路邏輯功能。分析過(guò)程普通按下列環(huán)節(jié)進(jìn)行：1：依照給定邏輯電路，從輸入端開(kāi)始，逐級(jí)推導(dǎo)出輸出端邏輯函數(shù)表達(dá)式。2：依照輸出函數(shù)表達(dá)式列出真值表；3：用文字概括處電路邏輯功能；

55：如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定期間段內(nèi)達(dá)到一種可確認(rèn)狀態(tài)。當(dāng)一種觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才干穩(wěn)定在某個(gè)對(duì)的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出某些中間級(jí)電平，或者也許處在振蕩狀態(tài)，并且這種無(wú)用輸出電平可以沿信號(hào)通道上各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決辦法：1減少系統(tǒng)時(shí)鐘頻率2用反映更快FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說(shuō)加兩級(jí)觸發(fā)器）。4改進(jìn)時(shí)鐘質(zhì)量，用邊沿變化迅速時(shí)鐘信號(hào)

56：基爾霍夫定理內(nèi)容基爾霍夫定律涉及電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時(shí)，流向某一結(jié)點(diǎn)電流之和恒等于由該結(jié)點(diǎn)流出電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中任一回路繞行一周，在該回路上電動(dòng)勢(shì)之和恒等于各電阻上電壓降之和。57：描述反饋電路概念，列舉她們應(yīng)用。反饋，就是在電路系統(tǒng)中，把輸出回路中電量（電壓或電流）輸入到輸入回路中去。反饋類(lèi)型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋長(zhǎng)處：減少放大器增益敏捷度，變化輸入電阻和輸出電阻，改進(jìn)放大器線(xiàn)性和非線(xiàn)性失真，有效地?cái)U(kuò)展放大器通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋特點(diǎn)：電路輸出電壓趨向于維持恒定。電流負(fù)反饋特點(diǎn)：電路輸出電流趨向于維持恒定。58：有源濾波器和無(wú)源濾波器區(qū)別無(wú)源濾波器：這種電路重要有無(wú)源元件R、L和C構(gòu)成有源濾波器：集成運(yùn)放和R、C構(gòu)成，具備不用電感、體積小、重量輕等長(zhǎng)處。集成運(yùn)放開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具備一定電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，因此當(dāng)前有源濾波電路工作頻率難以做得很高。59：給了regsetup，hold時(shí)間，求中間組合邏輯delay范疇。

Tdelay<Tperiod-Tsetup–TholdTperiod>Tsetup+Thold+Tdelay（用來(lái)計(jì)算最高時(shí)鐘頻率）Tco=Tsetup+Thold即觸發(fā)器傳播延時(shí)60、時(shí)鐘周期為T(mén),觸發(fā)器D1寄存器到輸出時(shí)間（觸發(fā)器延時(shí)Tco）最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2建立時(shí)間T3和保持時(shí)間應(yīng)滿(mǎn)足什么條件。

T3setup>T+T2max時(shí)鐘沿到來(lái)之前數(shù)據(jù)穩(wěn)定期間（越大越好），一種時(shí)鐘周期T加上最大邏輯延時(shí)。T3hold>T1min+T2min時(shí)鐘沿到來(lái)之后數(shù)據(jù)保持最短時(shí)間，一定要不不大于最小延時(shí)也就是T1min+T2min61、給出某個(gè)普通時(shí)序電路圖，有Tsetup，Tdelay，Tck->q（Tco），尚有clockdelay,寫(xiě)出決定最大時(shí)鐘因素，同步給出表達(dá)式。

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay；保持時(shí)間與時(shí)鐘周期無(wú)關(guān)62、實(shí)現(xiàn)三分頻電路，3/2分頻電路等（偶數(shù)倍分頻奇數(shù)倍分頻）圖2是3分頻電路，用JK-FF實(shí)現(xiàn)3分頻很以便，不需要附加任何邏輯電路就能實(shí)現(xiàn)同步計(jì)數(shù)分頻。但用D-FF實(shí)現(xiàn)3分頻時(shí)，必要附加譯碼反饋電路，如圖2所示譯碼復(fù)位電路，強(qiáng)制計(jì)數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用NOR門(mén)電路把Q2，Q1=“11B”狀態(tài)譯碼產(chǎn)生“H”電平復(fù)位脈沖，逼迫FF1和FF2同步瞬間（在下一時(shí)鐘輸入Fi脈沖到來(lái)之前）復(fù)零，于是Q2，Q1=“11B”狀態(tài)僅瞬間作為“毛刺”存在而不影響分頻周期，這種“毛刺”僅在Q1中存在，實(shí)用中也許會(huì)導(dǎo)致錯(cuò)誤，應(yīng)當(dāng)附加時(shí)鐘同步電路或阻容低通濾波電路來(lái)濾除，或者僅使用Q2作為輸出。D-FF3分頻，還可以用AND門(mén)對(duì)Q2，Q1譯碼來(lái)實(shí)現(xiàn)返回答零。63、名詞解釋CMOS（ComplementaryMetalOxideSemiconductor），互補(bǔ)金屬氧化物半導(dǎo)體，電壓控制一種放大器件。是構(gòu)成CMOS數(shù)字集成電路基本單元。MCU(MicroControllerUnit)中文名稱(chēng)為微控制單元，又稱(chēng)單片微型計(jì)算機(jī)(SingleChipMicrocomputer)或者單片機(jī)，是指隨著大規(guī)模集成電路浮現(xiàn)及其發(fā)展，將計(jì)算機(jī)CPU、RAM、ROM、定期數(shù)計(jì)器和各種I/O接口集成在一片芯片上，形成芯片級(jí)計(jì)算機(jī)，為不同應(yīng)用場(chǎng)合做不同組合控制。RISC（reducedinstructionsetcomputer，精簡(jiǎn)指令集計(jì)算機(jī)）是一種執(zhí)行較少類(lèi)型計(jì)算機(jī)指令微解決器，來(lái)源于80年代MIPS主機(jī)（即RISC機(jī)），RISC機(jī)中采用微解決器統(tǒng)稱(chēng)RISC解決器。這樣一來(lái)，它可以以更迅速度執(zhí)行操作（每秒執(zhí)行更多百萬(wàn)條指令，即MIPS）。由于計(jì)算機(jī)執(zhí)行每個(gè)指令類(lèi)型都需要額外晶體管和電路元件，計(jì)算機(jī)指令集越大就會(huì)使微解決器更復(fù)雜，執(zhí)行操作也會(huì)更慢。CISC是復(fù)雜指令系記錄算機(jī)（ComplexInstructionSetComputer）簡(jiǎn)稱(chēng)，微解決器是臺(tái)式計(jì)算機(jī)系統(tǒng)基本解決部件，每個(gè)微解決器核心是運(yùn)營(yíng)指令電路。指令由完畢任務(wù)各種環(huán)節(jié)所構(gòu)成，把數(shù)值傳送進(jìn)寄存器或進(jìn)行相加運(yùn)算。DSP（digitalsignalprocessor）是一種獨(dú)特微解決器，是以數(shù)字信號(hào)來(lái)解決大量信息器件。其工作原理是接受模仿信號(hào)，轉(zhuǎn)換為0或1數(shù)字信號(hào)。再對(duì)數(shù)字信號(hào)進(jìn)行修改、刪除、強(qiáng)化，并在其她系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模仿數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不但具備可編程性，并且其實(shí)時(shí)運(yùn)營(yíng)速度可達(dá)每秒數(shù)以千萬(wàn)條復(fù)雜指令程序，遠(yuǎn)遠(yuǎn)超過(guò)通用微解決器，是數(shù)字化電子世界中日益重要電腦芯片。它強(qiáng)大數(shù)據(jù)解決能力和高運(yùn)營(yíng)速度，是最值得稱(chēng)道兩大特色。FPGA（Field－ProgrammableGateArray），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件基本上進(jìn)一步發(fā)展產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中一種半定制電路而浮現(xiàn)，既解決了定制電路局限性，又克服了原有可編程器件門(mén)電路數(shù)有限缺陷。ASIC:專(zhuān)用集成電路，它是面向?qū)ｉT(mén)用途電路，專(zhuān)門(mén)為一種顧客設(shè)計(jì)和制造。依照一種顧客特定規(guī)定，能以低研制成本，短、交貨周期供貨全定制，半定制集成電路。與門(mén)陣列等其他ASIC(ApplicationSpecificIC)相比，它們又具備設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制導(dǎo)致本低、開(kāi)發(fā)工具先進(jìn)、原則產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線(xiàn)檢查等長(zhǎng)處PCI(PeripheralComponentInterconnect)外圍組件互連，一種由英特爾（Intel）公司1991年推出用于定義局部總線(xiàn)原則。ECC是“ErrorCorrectingCode”簡(jiǎn)寫(xiě)，中文名稱(chēng)是“錯(cuò)誤檢查和糾正”。ECC是一種可以實(shí)現(xiàn)“錯(cuò)誤檢查和糾正”技術(shù)，ECC內(nèi)存就是應(yīng)用了這種技術(shù)內(nèi)存，普通多應(yīng)用在服務(wù)器及圖形工作站上，這將使整個(gè)電腦系統(tǒng)在工作時(shí)更趨于安全穩(wěn)定。DDR=DoubleDataRate雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。嚴(yán)格說(shuō)DDR應(yīng)當(dāng)叫DDRSDRAM，人們習(xí)慣稱(chēng)為DDR，其中，SDRAM是SynchronousDynamicRandomAccessMemory縮寫(xiě)，即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。IRQ全稱(chēng)為InterruptRequest，即是“中斷祈求”意思（如下使用IRQ稱(chēng)呼）。IRQ作用就是在咱們所用電腦中，執(zhí)行硬件中斷祈求動(dòng)作，用來(lái)停止其有關(guān)硬件工作狀態(tài)USB,是英文UniversalSerialBUS（通用串行總線(xiàn)）縮寫(xiě)，而其中文簡(jiǎn)稱(chēng)為“通串線(xiàn)，是一種外部總線(xiàn)原則，用于規(guī)范電腦與外部設(shè)備連接和通訊。BIOS是英文"BasicInputOutputSystem"縮略語(yǔ)，直譯過(guò)來(lái)后中文名稱(chēng)就是"基本輸入輸出系統(tǒng)"。其實(shí)，它是一組固化到計(jì)算機(jī)內(nèi)主板上一種ROM芯片上程序，它保存著計(jì)算機(jī)最重要基本輸入輸出程序、系統(tǒng)設(shè)立信息、開(kāi)機(jī)后自檢程序和系統(tǒng)自啟動(dòng)程序。其重要功能是為計(jì)算機(jī)提供最底層、最直接硬件設(shè)立和控制。64、三極管特性曲線(xiàn)65、PleaseshowtheCMOSinverterschematic，layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)andalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛筆試題circuitdesign-beijing-03.11.09）66、TodesignaCMOSinverterwithbalanceriseandfalltime，pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?P管要比N管寬67、PleasedrawthetransistorlevelschematicofaCMOS2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。（威盛筆試題circuitdesign-beijing-03.11.09）68、為了實(shí)現(xiàn)邏輯Y=A’B+AB’+CD，請(qǐng)選用如下邏輯中一種，并闡明為什么？1）INV

2）AND

3）OR

4）NAND

5）NOR

6）XOR答案：NAND（未知）

69、用波形表達(dá)D觸發(fā)器功能。（揚(yáng)智電子筆試）70、用傳播門(mén)和倒向器搭一種邊沿觸發(fā)器（DFF）。（揚(yáng)智電子筆試）通過(guò)級(jí)聯(lián)兩個(gè)D鎖存器構(gòu)成71、用邏輯門(mén)畫(huà)出D觸發(fā)器。（威盛VIA.11.06上海筆試試題）電平觸發(fā)D觸發(fā)器（D鎖存器）緊記！邊沿觸發(fā)D觸發(fā)器，有兩個(gè)D鎖存器構(gòu)成72、畫(huà)出DFF構(gòu)造圖,用verilog實(shí)現(xiàn)之。（威盛）moduledff(clk,d,qout);inputclk,d;outputqout;regqout;always@(posedgeclk)beginif(!reset)qout<=0;elseqout<=d;endendmodule73、畫(huà)出一種CMOSD鎖存器電路圖和版圖。（未知）或者是運(yùn)用前面與非門(mén)搭D鎖存器實(shí)現(xiàn)74、用filp-flop和logic-gate設(shè)計(jì)一種1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.（未知）75、用D觸發(fā)器做個(gè)4進(jìn)制計(jì)數(shù)。（華為）按照時(shí)序邏輯電路設(shè)計(jì)環(huán)節(jié)來(lái)：寫(xiě)出狀態(tài)轉(zhuǎn)換表寄存器個(gè)數(shù)擬定狀態(tài)編碼卡諾圖化簡(jiǎn)狀態(tài)方程，驅(qū)動(dòng)方程等閻石數(shù)字電路P31476、實(shí)現(xiàn)N位JohnsonCounter，N=5。（南山之橋）78、數(shù)字電路設(shè)計(jì)固然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（未知）79、請(qǐng)用HDL描述四位全加法器、5分頻電路。（仕蘭微電子）moduleadder4(a,b,ci,s,co);inputci;input[3:0]a,b;outputco;output[3:0]s;assign{co,s}=a+b+ci;endmodulemodulediv5(clk,rst,clk_out);inputclk,rst;outputclk_out;reg[3:0]count;always@(posedgeclk)beginif(!rst)begincount<=0;clk_out=0;endelseif(count==3’d5)begincount<=0;clk_out=~clk_out;endelsecount<=count+1;endendmodule實(shí)現(xiàn)奇數(shù)倍分頻且占空比為50%狀況：modulediv7(clk，reset_n，clkout);input

clk,reset_n;output

clkout;reg[3:0]

count;reg

div1;reg

div2;always@(posedgeclk)begin

if(！reset_n)

count<=3'b000;

else

case(count)

3'b000：count<=3'b001；

3'b001：count<=3'b010；

3'b010：count<=3'b011；

3'b011：count<=3'b100；

3'b100：count<=3'b101；

3'b101：count<=3'b110；

3'b110：count<=3'b000；

default：

count<=3'b000；

endcaseendalways@(posedgeclk)begin

if(！reset_n)

div1<=1'b0;

elseif(count==3'b000)

div1<=~div1;endalways@(negedgeclk)begin

if(！reset_n)

div2<=1'b0;

elseif(count==3'b100)

div2<=~div2;endassignclkout=div1^div2;endmodule80、用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）modulecounter10(clk,rst,count);inputclk,rst;output[3:0]count;reg[3:0]count;always@(posedgeclk)beginif(!rst)count<=0;elseif(count>=4’d9)count<=0;elsecount<=count+1;endendmodule81、描述一種交通信號(hào)燈設(shè)計(jì)。（仕蘭微電子）按照時(shí)序邏輯電路設(shè)計(jì)辦法：82、畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。（揚(yáng)智電子筆試）1、擬定輸入輸出，投1分錢(qián)A=1，投2分錢(qián)B=1，投5分錢(qián)C=1，給出報(bào)紙Y=12、擬定狀態(tài)數(shù)畫(huà)出狀態(tài)轉(zhuǎn)移圖，沒(méi)有投幣之前初始狀態(tài)S0，投入了1分硬幣S1，投入了2分硬幣S2，投入了3分硬幣S3，投入了4分硬幣S4。3、畫(huà)卡諾圖或者是運(yùn)用verilog編碼83、設(shè)計(jì)一種自動(dòng)售貨機(jī)系統(tǒng)，賣(mài)soda水，只能投進(jìn)三種硬幣，要對(duì)的找回錢(qián)數(shù)。

（1）畫(huà)出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)規(guī)定。（未知）84、設(shè)計(jì)一種自動(dòng)飲料售賣(mài)機(jī)，飲料10分錢(qián)，硬幣有5分和10分兩種，并考慮找零：（1）畫(huà)出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)規(guī)定；（3）設(shè)計(jì)工程中可使用工具及設(shè)計(jì)大體過(guò)程。（未知）1、輸入A=1表達(dá)投5分錢(qián)，B=1表達(dá)投10分錢(qián)，輸出Y=1表達(dá)給飲料，Z=1表達(dá)找零2、擬定狀態(tài)數(shù)，沒(méi)投幣之前S0，投入了5分S185、畫(huà)出可以檢測(cè)10010串狀態(tài)圖,并verilog實(shí)現(xiàn)之。（威盛）1、輸入data，1和0兩種狀況，輸出Y=1表達(dá)持續(xù)輸入了100102、擬定狀態(tài)數(shù)沒(méi)輸入之前S0，輸入一種0到了S1,10為S2,010為S3,0010為S486、用FSM實(shí)現(xiàn)101101序列檢測(cè)模塊。（南山之橋）a為輸入端，b為輸出端，如果a持續(xù)輸入為101101則b輸出為1，否則為0。

例如a：

b：

請(qǐng)畫(huà)出statemachine；請(qǐng)用RTL描述其statemachine。（未知）擬定狀態(tài)數(shù)，沒(méi)有輸入或輸入0為S0，1為S1，01為S2,101為S3,1101為S4，01101為S5。懂得了輸入輸出和狀態(tài)轉(zhuǎn)移關(guān)系很容易寫(xiě)出狀態(tài)機(jī)verilog代碼，普通采用兩段式狀態(tài)機(jī)87、給出單管DRAM原理圖88、什么叫做OTP片(OTP（一次性可編程）)、掩膜片，兩者區(qū)別何在？（仕蘭微面試題目）OTP與掩膜OTP是一次性寫(xiě)入單片機(jī)。過(guò)去以為一種單片機(jī)產(chǎn)品成熟是以投產(chǎn)掩膜型單片機(jī)為標(biāo)志。由于掩膜需要一定生產(chǎn)周期，而OTP型單片機(jī)價(jià)格不斷下降，使得近年來(lái)直接使用OTP完畢最后產(chǎn)品制造更為流行。它較之掩膜具備生產(chǎn)周期短、風(fēng)險(xiǎn)小特點(diǎn)。近年來(lái)，OTP型單片機(jī)需量大幅度上揚(yáng)，為適應(yīng)這種需求許多單片機(jī)都采用了在系統(tǒng)編程技術(shù)(InSystemProgramming)。未編程O(píng)TP芯片可采用裸片Bonding技術(shù)或表面貼技術(shù)，先焊在印刷板上，然后通過(guò)單片機(jī)上引出編程線(xiàn)、串行數(shù)據(jù)、時(shí)鐘線(xiàn)等對(duì)單片機(jī)編程。解決了批量寫(xiě)OTP芯片時(shí)容易浮現(xiàn)芯片與寫(xiě)入器接觸不好問(wèn)題。使OTP裸片得以廣泛使用，減少了產(chǎn)品成本。編程線(xiàn)與I/O線(xiàn)共用，不增長(zhǎng)單片機(jī)額外引腳。而某些生產(chǎn)廠(chǎng)商推出單片機(jī)不再有掩膜型，所有為有ISP功能OTP。89、你懂得集成電路設(shè)計(jì)表達(dá)方式有哪幾種？（仕蘭微面試題目）90、描述你對(duì)集成電路設(shè)計(jì)流程結(jié)識(shí)。（仕蘭微面試題目）制定規(guī)格書(shū)-任務(wù)劃分-設(shè)計(jì)輸入-功能仿真-綜合-優(yōu)化-布局布線(xiàn)-時(shí)序仿真時(shí)序分析-芯片流片-芯片測(cè)實(shí)驗(yàn)證91、描述你對(duì)集成電路工藝結(jié)識(shí)。（仕蘭微面試題目）工藝分類(lèi)：TTL，CMOS兩種比較流行，TTL速度快功耗高，CMOS速度慢功耗低。集成電路工藝重要是指CMOS電路制造工藝，重要分為如下幾種環(huán)節(jié)：襯底準(zhǔn)備-氧化、光刻-擴(kuò)散和離子注入-淀積-刻蝕-平面化。92、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目）普通可將FPGA/CPLD設(shè)計(jì)流程歸納為如下7個(gè)環(huán)節(jié)，這與ASIC設(shè)計(jì)有相似之處。1.設(shè)計(jì)輸入。Verilog或VHDL編寫(xiě)代碼。2.前仿真（功能仿真）。設(shè)計(jì)電路必要在布局布線(xiàn)前驗(yàn)證電路功能與否有效。（ASCI設(shè)計(jì)中，這一環(huán)節(jié)稱(chēng)為第一次Sign-off）PLD設(shè)計(jì)中，有時(shí)跳過(guò)這一步。3.設(shè)計(jì)編譯（綜合）。設(shè)計(jì)輸入之后就有一種從高層次系統(tǒng)行為設(shè)計(jì)向門(mén)級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過(guò)程，即把設(shè)計(jì)輸入某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可辨認(rèn)某種數(shù)據(jù)格式(網(wǎng)表)。4.優(yōu)化。對(duì)于上述綜合生成網(wǎng)表，依照布爾方程功能等效原則，用更小更快綜合成果代替某些復(fù)雜單元，并與指定庫(kù)映射生成新網(wǎng)表，這是減小電路規(guī)模一條必由之路。5.布局布線(xiàn)。6.后仿真（時(shí)序仿真）需要運(yùn)用在布局布線(xiàn)中獲得精準(zhǔn)參數(shù)再次驗(yàn)證電路時(shí)序。（ASCI設(shè)計(jì)中，這一環(huán)節(jié)稱(chēng)為第二次Sign—off）。7.生產(chǎn)。布線(xiàn)和后仿真完畢之后，就可以開(kāi)始ASCI或PLD芯片投產(chǎn)93、分別寫(xiě)出IC設(shè)計(jì)前端到后端流程和eda工具。（未知）邏輯設(shè)計(jì)--子功能分解--詳細(xì)時(shí)序框圖--分塊邏輯仿真--電路設(shè)計(jì)(RTL級(jí)描述)--功能仿真--綜合(加時(shí)序約束和設(shè)計(jì)庫(kù))--電路網(wǎng)表--網(wǎng)表仿真)-預(yù)布局布線(xiàn)(SDF文獻(xiàn))--網(wǎng)表仿真(帶延時(shí)文獻(xiàn))--靜態(tài)時(shí)序分析--布局布線(xiàn)--參數(shù)提取--SDF文獻(xiàn)--后仿真--靜態(tài)時(shí)序分析--測(cè)試向量生成--工藝設(shè)計(jì)與生產(chǎn)--芯片測(cè)試--芯片應(yīng)用，在驗(yàn)證過(guò)程中浮現(xiàn)時(shí)序收斂，功耗，面積問(wèn)題，應(yīng)返回前端代碼輸入進(jìn)行重新修改，再仿真，再綜合，再驗(yàn)證，普通都要重復(fù)好幾次才干最后送去foundry廠(chǎng)流片。設(shè)計(jì)公司是fabless數(shù)字IC設(shè)計(jì)流程（zz）1.需求分析(制定規(guī)格書(shū))。分析顧客或市場(chǎng)需求，并將其翻譯成對(duì)芯片產(chǎn)品技術(shù)需求。2.算法設(shè)計(jì)。設(shè)計(jì)和優(yōu)化芯片鐘所使用算法。這一階段普通使用高檔編程語(yǔ)言（如C/C++），運(yùn)用算法級(jí)建模和仿真工具（如MATLAB，SPW）進(jìn)行浮點(diǎn)和定點(diǎn)仿真，進(jìn)而對(duì)算法進(jìn)行評(píng)估和優(yōu)化。3.構(gòu)架設(shè)計(jì)。依照設(shè)計(jì)功能需求和算法分析成果，設(shè)計(jì)芯片構(gòu)架，并對(duì)不同方案進(jìn)行比較，選取性能價(jià)格最優(yōu)方案。這一階段可以使用SystemC語(yǔ)言對(duì)芯片構(gòu)架進(jìn)行模仿和分析。4.RTL設(shè)計(jì)（代碼輸入）。使用HDL語(yǔ)言完畢對(duì)設(shè)計(jì)實(shí)體RTL級(jí)描述。這一階段使用VHDL和VerilogHDL語(yǔ)言輸入工具編寫(xiě)代碼。5.

RTL驗(yàn)證（功能仿真）。使用仿真工具或其她RTL代碼分析工具，驗(yàn)證RTL代碼質(zhì)量和性能。6.綜合。從RTL代碼生成描述實(shí)際電路門(mén)級(jí)網(wǎng)表文獻(xiàn)。7.門(mén)級(jí)驗(yàn)證（綜合后仿真）。對(duì)綜合產(chǎn)生門(mén)級(jí)網(wǎng)表進(jìn)行驗(yàn)證。這一階段普通會(huì)使用仿真、靜態(tài)時(shí)序分析和形式驗(yàn)證等工具。8.

布局布線(xiàn)。后端設(shè)計(jì)對(duì)綜合產(chǎn)生門(mén)級(jí)網(wǎng)表進(jìn)行布局規(guī)劃（Floorplanning）、布局（Placement）、布線(xiàn)（Routing），生成生產(chǎn)用版圖。9.電路參數(shù)提取擬定芯片中互連線(xiàn)寄生參數(shù)，從而獲得門(mén)級(jí)延時(shí)信息。10.版圖后驗(yàn)證。依照后端設(shè)計(jì)后獲得新延時(shí)信息，再次驗(yàn)證設(shè)計(jì)與否可以實(shí)現(xiàn)所有功能和性能指標(biāo)。11.芯片生產(chǎn)。生產(chǎn)在特定芯片工藝線(xiàn)上制造出芯片。12.

芯片測(cè)試。對(duì)制造好芯片進(jìn)行測(cè)試，檢測(cè)生產(chǎn)中產(chǎn)生缺陷和問(wèn)題。數(shù)字IC后端設(shè)計(jì)流程1.

數(shù)據(jù)準(zhǔn)備。對(duì)于CadanceSE而言后端設(shè)計(jì)所需數(shù)據(jù)重要有是Foundry廠(chǎng)提供原則單元、宏單元和I/OPad庫(kù)文獻(xiàn),它涉及物理庫(kù)、時(shí)序庫(kù)及網(wǎng)表庫(kù),分別以.lef、.tlf和.v形式給出。前端芯片設(shè)計(jì)通過(guò)綜合后生成門(mén)級(jí)網(wǎng)表,具備時(shí)序約束和時(shí)鐘定義腳本文獻(xiàn)和由此產(chǎn)生.gcf約束文獻(xiàn)以及定義電源PadDEF（DesignExchangeFormat）文獻(xiàn)。(對(duì)synopsysAstro而言，通過(guò)綜合后生成門(mén)級(jí)網(wǎng)表,時(shí)序約束文獻(xiàn)SDC是同樣,Pad定義文獻(xiàn)--tdf

，.tf文獻(xiàn)--technologyfile，F(xiàn)oundry廠(chǎng)提供原則單元、宏單元和I/OPad庫(kù)文獻(xiàn)就與FRAM，CELLview，LMview形式給出(Milkway參照庫(kù)andDB，LIBfile)2.布局規(guī)劃。重要是原則單元、I/OPad和宏單元布局。I/OPad預(yù)先給出了位置,而宏單元?jiǎng)t依照時(shí)序規(guī)定進(jìn)行擺放,原則單元?jiǎng)t是給出了一定區(qū)域由工具自動(dòng)擺放。布局規(guī)劃后,芯片大小,Core面積,Row形式、電源及地線(xiàn)Ring和Strip都擬定下來(lái)了。如果必要在自動(dòng)放置原則單元和宏單元之后，你可以先做一次PNA(powernetworkanalysis）--IRdropandEM.3.Placement-自動(dòng)放置原則單元。布局規(guī)劃后,宏單元、I/OPad位置和放置原則單元區(qū)域都已擬定,這些信息SE（SiliconEnsemble）會(huì)通過(guò)DEF文獻(xiàn)傳遞給PC(PhysicalCompiler),PC依照由綜合給出.DB文獻(xiàn)獲得網(wǎng)表和時(shí)序約束信息進(jìn)行自動(dòng)放置原則單元,同步進(jìn)行時(shí)序檢查和單元放置優(yōu)化。如果你用是PC+Astro那你可用write_milkway，read_milkway傳遞數(shù)據(jù)。

4.

時(shí)鐘樹(shù)生成(CTSClocktreesynthesis)。芯片中時(shí)鐘網(wǎng)絡(luò)要驅(qū)動(dòng)電路中所有時(shí)序單元,因此時(shí)鐘源端門(mén)單元帶載諸多,其負(fù)載延時(shí)很大并且不平衡,需要插入緩沖器減小負(fù)載和平衡延時(shí)。時(shí)鐘網(wǎng)絡(luò)及其上緩沖器構(gòu)成了時(shí)鐘樹(shù)。普通要重復(fù)幾次才可以做出一種比較抱負(fù)時(shí)鐘樹(shù)。5.STA靜態(tài)時(shí)序分析和后仿真。時(shí)鐘樹(shù)插入后,每個(gè)單元位置都擬定下來(lái)了,工具可以提出GlobalRoute形式連線(xiàn)寄生參數(shù),此時(shí)對(duì)延時(shí)參數(shù)提取就比較精確了。SE把.V和.SDF文獻(xiàn)傳遞給PrimeTime做靜態(tài)時(shí)序分析。確認(rèn)沒(méi)有時(shí)序違規(guī)后,將這來(lái)兩個(gè)文獻(xiàn)傳遞給前端人員做后仿真。對(duì)Astro而言,在detailrouting之后，用starRCXT參數(shù)提取,生成E.V和.SDF文獻(xiàn)傳遞給PrimeTime做靜態(tài)時(shí)序分析,那將會(huì)更精確。6.ECO(EngineeringChangeOrder)。針對(duì)靜態(tài)時(shí)序分析和后仿真中浮現(xiàn)問(wèn)題,對(duì)電路和單元布局進(jìn)行小范疇改動(dòng).7.

filler插入(padfliier，cellfiller)。Filler指是原則單元庫(kù)和I/OPad庫(kù)中定義與邏輯無(wú)關(guān)填充物,用來(lái)填充原則單元和原則單元之間,I/OPad和I/OPad之間間隙,它重要是把擴(kuò)散層連接起來(lái),滿(mǎn)足DRC規(guī)則和設(shè)計(jì)需要。8.布線(xiàn)(Routing)。Globalroute--Trackassign--Detail