基于m精編b和FPGA聯(lián)合仿真的FIR低通濾波器設(shè)計(jì)報(bào)告文檔

基于m精編b和FPGA聯(lián)合仿真的FIR低通濾波器設(shè)計(jì)報(bào)告精選文檔FIR低通濾波器設(shè)計(jì)報(bào)告本設(shè)計(jì)是基于FPGA的一個(gè)FIR低通濾波器設(shè)計(jì)，給定一段有高頻干擾的信號(hào)，要求使用matlab設(shè)計(jì)出一個(gè)低通濾波器濾除其干擾頻率，并取出10000到10160點(diǎn)進(jìn)行時(shí)頻分析。然后使用verilog語言編寫出濾波器，聯(lián)合modelsim進(jìn)行編譯仿真，并將結(jié)果與FIR濾波器響應(yīng)（簡(jiǎn)稱FIR）系統(tǒng)的單位脈沖響應(yīng)h(n)為有限長(zhǎng)序列，系統(tǒng)函數(shù)H(z)在有限z平面上不存在極點(diǎn)，其運(yùn)算結(jié)構(gòu)中不存在反饋支路，即沒有環(huán)路。如果h(n)的長(zhǎng)度為N，則它的系統(tǒng)函數(shù)和差分方程一般具有如下形n=0y(n)=m=0相位；濾波器階數(shù)較高。對(duì)線性時(shí)不變系統(tǒng)保持線性相位的條件是：?jiǎn)挝幻}沖首先要用matlab對(duì)給定的信號(hào)進(jìn)行時(shí)頻分析來確定干擾信號(hào)的中心頻率，然后再設(shè)計(jì)出相應(yīng)的數(shù)字濾波器進(jìn)行濾波，最后要在FPGA上實(shí)現(xiàn)FIR濾波器。首先要確定濾波器的抽頭系數(shù)。其系數(shù)的確定，我們可以通過兩種辦法來實(shí)現(xiàn)：第一種就是通過matlab編寫FIR濾波器程序，然后直接導(dǎo)出抽頭系數(shù)“h（n）”，另外一種辦法就是使用matlab自帶的FDATOOL簡(jiǎn)便地設(shè)計(jì)一個(gè)FIR濾波器，然后導(dǎo)出系數(shù)。考慮到要更直觀地描述FIR濾波器的設(shè)計(jì)，我采用了第二種方法，用fdatool設(shè)計(jì)濾波器并導(dǎo)出參數(shù)。件描述語言，所以設(shè)計(jì)的思路很簡(jiǎn)單，就是通稱相加再乘以抽頭系數(shù)，然后把相乘結(jié)果再相1）對(duì)信號(hào)進(jìn)行時(shí)頻分析語音信號(hào)是非平穩(wěn)的隨機(jī)過程，頻率會(huì)隨著時(shí)間而變化。在語音信號(hào)處理研究領(lǐng)域，通常用短時(shí)間的傅里葉變換（STFT）來分析其時(shí)域和頻率特性，也就是在20ms~50ms以內(nèi)，可以將語音信號(hào)看成是平穩(wěn)的隨機(jī)過程。平穩(wěn)的隨機(jī)過程是功率信號(hào)，可以用功率圖濾波前的時(shí)域圖圖濾波前的頻譜圖通過上圖可以看出信號(hào)在3800HZ左右的地方受到嚴(yán)重的干擾。用matlab設(shè)計(jì)線性FIR濾波器，首先要確定其指標(biāo)，在本設(shè)計(jì)里，我們規(guī)定濾波器的指標(biāo)如下：階數(shù)N=34，抽樣頻率fs=8000Hz，截止頻率為3300用窗函數(shù)設(shè)計(jì)FIR濾波器，由于FPGA不支持浮點(diǎn)數(shù)的運(yùn)算，所以我們采用定點(diǎn)數(shù)的格式來量化抽頭系數(shù)。對(duì)于161可以看出信號(hào)的干擾已被濾除，接下來，就先把信號(hào)的采樣值進(jìn)行移位量化處理，然后保存到txt文件，供后續(xù)仿真使用，具體matlab代碼如下：值得一提的是此處還需要將數(shù)據(jù)轉(zhuǎn)換成16進(jìn)制的格式才可以由modelsim直接讀取。具體可以matlab里使用dec2he3）用Verilog編寫濾波器模塊其中輸入數(shù)據(jù)和濾波器的抽頭系數(shù)，都是16位，所以相加結(jié)果仍然是16位。相乘的結(jié)果用32位表示。為了防止相乘再相加后數(shù)據(jù)的溢出，我們?cè)谶@里把存放相乘再相加的結(jié)出。在最后的輸出中，可以把低位去掉，只保留若干高位，但這里只需要仿真出結(jié)果便可，所以沒有進(jìn)行截?cái)嗵幚恚欢趯?shí)際工程中，由于數(shù)位的限制，還是要注意這點(diǎn)。FIR主程序就是描述圖的FIR濾波器結(jié)構(gòu)，其行為描述，具體可以用以下代碼實(shí)現(xiàn)：其中x1~x34通過前一個(gè)值對(duì)后一個(gè)值的賦值，可以實(shí)現(xiàn)移位操作；而s1~s17是用來存放首位對(duì)稱相加的結(jié)果；然后y1~y17是乘法輸出的結(jié)果，通過y1到y(tǒng)17的累加，最后輸出到結(jié)果out。其中乘法的運(yùn)算，我們調(diào)用17次乘法模塊（因?yàn)榫€性FIR濾波器是對(duì)稱結(jié)構(gòu)，所以可對(duì)于有符號(hào)的小數(shù)運(yùn)算，在FPGA里面，其實(shí)是和有符號(hào)整數(shù)的運(yùn)算是一樣的。只是定點(diǎn)數(shù)的小數(shù)點(diǎn)的位置，我們需要牢記，在最后輸出結(jié)果的時(shí)候，要適當(dāng)?shù)倪M(jìn)行移位。由于負(fù)數(shù)在Verilog中是以補(bǔ)碼形式保存的，所以在輸入16位有符號(hào)數(shù)的時(shí)候，在進(jìn)行相乘之前，要把負(fù)數(shù)變?yōu)樵a再相乘，而正數(shù)的補(bǔ)碼就是其本身，所以不用轉(zhuǎn)換。然后把符號(hào)位提出來，進(jìn)行異或運(yùn)算，得到輸出的符號(hào)位，再把有效數(shù)位的原碼進(jìn)行相乘，最后得到1位符號(hào)位和30位相乘結(jié)果。為了補(bǔ)全32位，可以在最低位加上一個(gè)無關(guān)位0。根據(jù)以上思路，我們可以寫出出乘法模塊的代碼：設(shè)計(jì)好以上模塊后，可以進(jìn)行編譯綜合了。最后的編譯綜合結(jié)果如下圖所從上圖可以看出，最后編譯成功，程序設(shè)計(jì)沒有語法錯(cuò)誤。但具體要測(cè)試其工作是否正常，我們接下來，就需要用到modelsim對(duì)其進(jìn)行仿真。個(gè)復(fù)位信號(hào)，還有隨時(shí)鐘變化的地址輸入和最后的輸出。根據(jù)此可以寫出測(cè)試文件：由于最后輸出的數(shù)是補(bǔ)碼，為了能在modelsim的下方報(bào)告欄能顯示出正常的十進(jìn)制負(fù)數(shù)，我們定義了一個(gè)有符號(hào)寄存器out1，然后通過$display命令把結(jié)果按照時(shí)鐘一個(gè)Modelsim會(huì)自動(dòng)把濾波結(jié)束的數(shù)據(jù)寫入到一個(gè)fir_result文件中去用于ma