FPGA時(shí)序約束的基礎(chǔ)知識(shí)

FPGA時(shí)序約束的基礎(chǔ)知識(shí)FPGA開發(fā)過程中，離不開時(shí)序約束，那么時(shí)序約束是什么？簡單點(diǎn)說，F(xiàn)PGA芯片中的邏輯電路，從輸入到輸出所需要的時(shí)間，這個(gè)時(shí)間必須在設(shè)定的時(shí)鐘周期內(nèi)完成，更詳細(xì)一點(diǎn)，即需要滿足建立和保持時(shí)間。時(shí)序約束可以讓VIvado和Quartus等FPGA開發(fā)軟件，在布線時(shí)檢測綜合出來的邏輯電路是否滿足這個(gè)時(shí)序要求，并生成時(shí)序報(bào)告。一、建立/保持時(shí)間1、基本概念設(shè)定時(shí)序約束的目的就是為了滿足建立時(shí)間和保持時(shí)間，所以理解“建立時(shí)間和保持時(shí)間”這兩個(gè)概念非常重要。建立時(shí)間：在時(shí)鐘上升沿到來之前，輸入信號(hào)需要提前一個(gè)最小時(shí)間里“預(yù)先準(zhǔn)備好”，這個(gè)最小時(shí)間量就是建立時(shí)間；保持時(shí)間：在時(shí)鐘上升沿到來之后，輸入信號(hào)必須保持一個(gè)最小時(shí)間量“不能變化”，這樣這個(gè)最小時(shí)間量就是保持時(shí)間。只有滿足建立時(shí)間和保持時(shí)間，這樣才能準(zhǔn)確捕獲到這個(gè)輸入信號(hào)，下一級(jí)電路邏輯才能正常接收到正確的信號(hào)。建立和保持時(shí)間是由FPGA芯片器件特性決定，也就是制程工藝決定的，以XilinxFPGAK7芯片為例，setuptime為0.04ns，holdtime為0.2ns，具體可以查對(duì)應(yīng)芯片手冊(cè)的setuptime和holdtime。2、時(shí)鐘抖動(dòng)實(shí)際的時(shí)鐘信號(hào)是存在時(shí)鐘抖動(dòng)的，時(shí)鐘抖動(dòng)（ClockJitter）是實(shí)際時(shí)鐘存在隨著時(shí)間積累的、時(shí)而超前、時(shí)而滯后的偏移，如下圖所示。3、時(shí)鐘偏差時(shí)鐘偏差（ClockSkew）表示在同一個(gè)時(shí)鐘域內(nèi)時(shí)鐘信號(hào)到達(dá)各個(gè)寄存器用時(shí)的差異。時(shí)鐘信號(hào)在FPGA芯片中也是需要走線的，所以也存在布線延遲。時(shí)鐘的不確定性，就是由時(shí)鐘抖動(dòng)和時(shí)鐘偏差組成的。二、時(shí)序路徑時(shí)序路徑是指從FPGA輸入到輸出的所有邏輯路徑組成的路徑。當(dāng)存在時(shí)序路徑時(shí)，需要考慮時(shí)序約束以確保正確的邏輯功能和時(shí)序性能。時(shí)序路徑中的關(guān)鍵元素包括：（1）路徑起點(diǎn)（即時(shí)鐘觸發(fā)器輸入端口）（2）路徑終點(diǎn)（即輸出端口的寄存器或查找表單元）（3）邏輯電路和邏輯器件有了這些元素，就可以構(gòu)建完整的時(shí)序路徑。在實(shí)踐中，我們可以使用FPGA工具來分析、優(yōu)化和修復(fù)時(shí)序路徑。時(shí)序路徑對(duì)于設(shè)計(jì)的正確性和時(shí)序性能來說都是非常重要的。為了最大程度地提高性能并避免瓶頸，我們必須對(duì)時(shí)序路徑進(jìn)行詳細(xì)的分析和優(yōu)化。三、時(shí)序模型一個(gè)基本的時(shí)序路徑包括源時(shí)鐘路徑、數(shù)據(jù)路徑和目的時(shí)鐘路徑，如下圖所示：各部分對(duì)應(yīng)的延時(shí)計(jì)算如下圖所示：時(shí)序約束的公式為：Tclk≥Tco+Tlogic+Trouting+Tsetup-Tskew說明：Tclk表示系統(tǒng)時(shí)鐘周期；Tco表示發(fā)送端寄存器時(shí)鐘到輸出時(shí)間；Tlogic表示組合邏輯延遲時(shí)間；Trouting為兩級(jí)寄存器之間的布線延遲；Tsetup為接收端寄存器的建立時(shí)間；Tskew為時(shí)鐘偏差。Tlogic與我們寫的HDL代碼有直接關(guān)系，Trouting是FPGA開發(fā)軟件綜合布線根據(jù)FPGA內(nèi)部資源情況進(jìn)行布線產(chǎn)生的延時(shí)。四、總結(jié)本文介紹