深入了解時序約束以及如何利用時序約束實(shí)現(xiàn)FPGA 設(shè)計的最優(yōu)結(jié)果

深入了解時序約束以及如何利用時序約束實(shí)現(xiàn)FPGA設(shè)計的最優(yōu)結(jié)果作為賽靈思用戶論壇的定期訪客（見），我注意到新用戶往往對時序收斂以及如何使用時序約束來達(dá)到時序收斂感到困惑。為幫助FPGA設(shè)計新手實(shí)現(xiàn)時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實(shí)現(xiàn)FPGA設(shè)計的最優(yōu)結(jié)果。何為時序約束？為保證設(shè)計的成功，設(shè)計人員必須確保設(shè)計能在特定時限內(nèi)完成指定任務(wù)。要實(shí)現(xiàn)這個目的，我們可將時序約束應(yīng)用于連線中——從某FPGA元件到FPGA內(nèi)部或FPGA所在PCB上后續(xù)元件輸入的一條或多條路徑。在FPGA設(shè)計中主要有四種類型的時序約束：PERIOD、OFFSETIN、OFFSETOUT以及FROM:TO（多周期）約束。PERIOD約束與建組每個同步設(shè)計要有至少一個PERIOD約束（時鐘周期規(guī)格），這是最基本的約束類型，指定了時鐘周期及其占空比。若設(shè)計中有不止一個時鐘，則每個時鐘都有自己的PERIOD約束。PERIOD約束決定了我們?nèi)绾芜M(jìn)行布線，來滿足設(shè)計正常工作的時序要求。為簡化時序約束應(yīng)用過程，常?？蓪⒕哂蓄愃茖傩缘倪B線分組為一組總線或一組控制線。這樣做有助于完成正確為設(shè)計約束定義優(yōu)先級這一關(guān)鍵步驟。設(shè)計約束優(yōu)先次序排列若設(shè)計有多重約束，則需進(jìn)行優(yōu)先次序排列。一般來說，約束的一般性越強(qiáng)，其優(yōu)先級越低。相反，約束的針對性越強(qiáng)，其優(yōu)先級越高。舉例來說，時鐘網(wǎng)絡(luò)上的某個一般性PERIOD約束將被特定網(wǎng)絡(luò)的具有更高優(yōu)先級的FROM:TO約束所覆蓋。特定FROM:TO（或FROM:THRU:TO）約束在時鐘域內(nèi)任意網(wǎng)絡(luò)中的重要性均高于一般性約束。為便于進(jìn)行約束的優(yōu)先級排列，可運(yùn)行賽靈思時序分析器（ISE?DesignSuite中的靜態(tài)時序分析工具），并生成時序規(guī)格迭代報告，即常說的.tsi報告。該報告說明了各約束間是如何迭代的，以及該工具如何為各約束設(shè)置默認(rèn)優(yōu)先級。

采用PRIORITY約束關(guān)鍵詞可手動設(shè)置任一時序約束的優(yōu)先級并使其優(yōu)先于默認(rèn)的或預(yù)先設(shè)定的優(yōu)先級。這對同一路徑上的兩個或多個時序約束發(fā)生沖突時尤為有用。這里的優(yōu)先級指的是同一路徑上有兩個或多個時序約束時，該應(yīng)用哪一個。其余的低優(yōu)先級約束則被忽略。優(yōu)先級可在-10~+10的范圍內(nèi)設(shè)置。PRIORITY值越低，優(yōu)先級越高。注意該值不會影響到哪些路徑應(yīng)率先布局和走線，只有當(dāng)優(yōu)先級相同的兩個約束出現(xiàn)在同一路徑上時，它才會影響由哪個約束控制該路徑。下面將以PERIOD只控制從同步元件到同步元件之間的網(wǎng)絡(luò)，如FFS到FFS為例來進(jìn)一步介紹（約束以藍(lán)色顯示如下）：該命令的作用是告知工具，確保數(shù)據(jù)從時序分組“my_from_grp”包含的元件到“my_to_grp”的元件所用時間為40納秒。時序分析器仍將計算從源分組到目標(biāo)分組的時鐘偏移，不過若時鐘關(guān)聯(lián)，則優(yōu)先級較低。也可使用如下預(yù)定義分組：

如前所述，工具將自動默認(rèn)上文所述所有FROM:TO約束的優(yōu)先級高于PERIOD約束，除非另有規(guī)定。詳細(xì)查看.tsi報告除幫助查看時序約束迭代外，.tsi報告還就如何改進(jìn)通用約束文件(UCF)中的約束提供方法建議。該報告還會告知是否有路徑受