基于Xilinx FPGA實(shí)現(xiàn)的DDR SDRAM控制器工作過程詳解

基于XilinxFPGA實(shí)現(xiàn)的DDRSDRAM控制器工作過程詳解1引言在高速信號(hào)處理系統(tǒng)中，需要緩存高速、大量的數(shù)據(jù)，存儲(chǔ)器的選擇與應(yīng)用已成為系統(tǒng)實(shí)現(xiàn)的關(guān)鍵所在。DDRSDRAM是一種高速CMOS、動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器，它采用雙倍數(shù)據(jù)速率結(jié)構(gòu)來完成高速操作。SDRSDRAM一個(gè)時(shí)鐘周期只能傳輸一個(gè)數(shù)據(jù)位寬的數(shù)據(jù)，因此在相同的數(shù)據(jù)總線寬度和工作頻率下，DDRSDRAM的總線帶寬比SDRSDRAM的總線帶寬提高了一倍。XilinxVirtexTM-4FPGA具備ChipSync源同步技術(shù)等優(yōu)勢(shì)。它的輸入輸出模塊（IOB）提供了封裝引腳與內(nèi)部可配置邏輯之間的接口，無(wú)論是輸入路徑還是輸出路徑都提供了一個(gè)可選的SDR和DDR寄存器。VirtexTM-4的IOB專門針對(duì)源同步設(shè)計(jì)進(jìn)行了優(yōu)化，包括每一位的偏移校正、數(shù)據(jù)的串行化和解串行化、時(shí)鐘分頻以及專用的本地時(shí)鐘資源等，而且它在每一個(gè)I/O模塊中都提供了64-階延遲線。這些特性使得VirtexTM-4FPGA能夠更好的實(shí)現(xiàn)DDRSDRAM控制器的邏輯設(shè)計(jì)，準(zhǔn)確可靠的捕獲數(shù)據(jù)。實(shí)驗(yàn)板選擇專為DSP應(yīng)用而優(yōu)化的Virtex-4SX35作為DDRSDRAM控制器的實(shí)現(xiàn)平臺(tái)，選用MicronMT46V8M16P-75ZDDRSDRAM。2DDRSDRAM控制器工作原理DDRSDRAM控制器的主要功能就是完成對(duì)DDRSDRAM的初始化，將DDRSDRAM復(fù)雜的讀寫時(shí)序轉(zhuǎn)化為用戶簡(jiǎn)單的讀寫時(shí)序，以及將DDRSDRAM接口的雙時(shí)鐘沿?cái)?shù)據(jù)轉(zhuǎn)換為用戶的單時(shí)鐘沿?cái)?shù)據(jù)，使用戶像操作普通的RAM一樣控制DDRSDRAM;同時(shí)，控制器還要產(chǎn)生周期性的刷新命令來維持DDRSDRAM內(nèi)的數(shù)據(jù)而不需要用戶的干預(yù)。該控制器的模塊化表示如圖1。應(yīng)用層接口是DDR控制器與FPGA用戶設(shè)計(jì)的接口。對(duì)于DDR控制器的用戶來說，只需要了解如何使用應(yīng)用層接口，通過應(yīng)用層接口給DDR控制器發(fā)出指令、數(shù)據(jù)，并且接收數(shù)據(jù)。這種模塊化設(shè)計(jì)增加了DDR控制器的可移植性，也使用戶使用起來更簡(jiǎn)單。要功能是：完成存儲(chǔ)器的初始化，接收并解碼用戶指令然后產(chǎn)生讀、寫、刷新等指令?？刂茖拥倪壿嬙O(shè)計(jì)主要是由一個(gè)狀態(tài)機(jī)管理的。物理層是直接與DDRSDRAM通信的平臺(tái)，它的主要功能是：捕獲DDRSDRAM發(fā)出的數(shù)據(jù)、以及通過輸入輸出緩存發(fā)送所有DDRSDRAM的控制信號(hào)、地址信號(hào)以及數(shù)據(jù)信號(hào)。2.1控制層工作原理控制層主要由一個(gè)狀態(tài)機(jī)來控制DDRSDRAM控制器的狀態(tài)轉(zhuǎn)移。狀態(tài)機(jī)如圖2所示。DDRSDRAM上電后必須按照規(guī)定的程序完成初始化的過程。在初始化過程中一定要注意普通模式寄存器與擴(kuò)展模式寄存器的值是否正確。普通模式寄存器用來設(shè)定DDRSDRAM的工作方式，包括突發(fā)長(zhǎng)度、突發(fā)類型、CAS潛伏期和工作模式;擴(kuò)展模式寄存器主要實(shí)現(xiàn)對(duì)DDRSDRAM內(nèi)部DLL的使能和輸出驅(qū)動(dòng)能力的設(shè)置。在本實(shí)驗(yàn)板中選擇的是MicronMT46V8M16P-75Z型號(hào)的DDRSDRAM，該型號(hào)芯片CAS潛伏期只能為2或者2.5。初始化完成之后，DDRSDRAM進(jìn)入正常的工作狀態(tài)，此時(shí)可對(duì)存儲(chǔ)器進(jìn)行讀寫和刷新操作。在本設(shè)計(jì)中為了計(jì)算讀數(shù)據(jù)延遲量引入了一個(gè)假讀操作（DummyRead），這將在下一節(jié)中詳細(xì)分析。DDRSDRAM在一對(duì)差分時(shí)鐘的控制下工作。命令在每個(gè)時(shí)鐘的上升沿觸發(fā)。隨著數(shù)據(jù)一起傳送的還包括一個(gè)雙向的數(shù)據(jù)選通信號(hào)DQS，接收方通過該信號(hào)來接收數(shù)據(jù)。該選通信號(hào)與數(shù)據(jù)相關(guān)，其作用類似于一個(gè)獨(dú)立的時(shí)鐘。DQS作為選通信號(hào)在讀周期中由DDRSDRAM來產(chǎn)生。讀周期中，DQS與數(shù)據(jù)是邊沿對(duì)齊的。讀操作時(shí)，DDR控制器采用直接時(shí)鐘獲取的方式捕獲數(shù)據(jù)。讀命令觸發(fā)后，數(shù)據(jù)將在CAS延遲之后出現(xiàn)在數(shù)據(jù)總線上。DQS在寫周期中是由DDR控制器產(chǎn)生的。寫周期中，DQS與數(shù)據(jù)是中心對(duì)齊的。讀寫操作時(shí)序如圖3（DQ指?jìng)鬏數(shù)臄?shù)據(jù)）。在進(jìn)行讀寫操作之前需要先執(zhí)行ACTIVE命令（激活命令），與激活命令一起被觸發(fā)的地址用來選擇將要存取的區(qū)（bank）和頁(yè)（或行）。與讀或?qū)懨钜黄鹩|發(fā)的地址位用來選擇突發(fā)存取的起始列單元。在激活指令之前還有一個(gè)預(yù)充電（PRECHARGE）操作，預(yù)充電操作關(guān)閉之前進(jìn)行操作的存儲(chǔ)區(qū)或行，此操作之后DDRSDRAM才能對(duì)新的區(qū)或者行進(jìn)行讀寫操作。DDRSDRAM需要用自動(dòng)刷新（AUTOREFRESH）命令來周期性的刷新DDRSDRAM，以保持其內(nèi)部的數(shù)據(jù)不丟失。自動(dòng)刷新必須在所有區(qū)都空閑的狀態(tài)下才能執(zhí)行。128Mb的DDRSDRAM執(zhí)行自動(dòng)刷新的周期最大為15.625μs。寫操作是由FPGA向DDRSDRAM寫入數(shù)據(jù)，只需按照DDRSDRAM的工作要求發(fā)出相應(yīng)的指令即可，邏輯設(shè)計(jì)相對(duì)簡(jiǎn)單，因此下面我們將詳細(xì)介紹讀操作中的數(shù)據(jù)捕獲技術(shù)。2.2物理層數(shù)據(jù)捕獲技術(shù)及數(shù)據(jù)通道電路物理層的主要功能是獲得DDRSDRAM發(fā)出的數(shù)據(jù)、以及通過輸入輸出緩存發(fā)送所有DDRSDRAM的控制信號(hào)、地址信號(hào)以及數(shù)據(jù)信號(hào)。數(shù)據(jù)捕獲技術(shù)及數(shù)據(jù)通道電路是DDRSDRAM控制器的技術(shù)核心。DDRSDRAM接口是源同步接口，即數(shù)據(jù)與傳輸時(shí)鐘是邊沿對(duì)齊的。因此，為了在FPGA中可靠捕獲數(shù)據(jù)要么延遲時(shí)鐘要么延遲數(shù)據(jù)，使數(shù)據(jù)與時(shí)鐘中心對(duì)齊。本設(shè)計(jì)采取直接時(shí)鐘數(shù)據(jù)捕獲技術(shù)。所謂直接時(shí)鐘數(shù)據(jù)捕獲技術(shù)就是利用DQS信號(hào)計(jì)算數(shù)據(jù)延遲量，通過延遲數(shù)據(jù)使數(shù)據(jù)中心與FPGA內(nèi)部時(shí)鐘沿對(duì)齊，然后用該內(nèi)部時(shí)鐘直接讀取數(shù)據(jù)。DQS是由DDR發(fā)出的數(shù)據(jù)選通信號(hào)，它與FPGA內(nèi)部時(shí)鐘頻率相同。此項(xiàng)技術(shù)的關(guān)鍵是確定數(shù)據(jù)的延遲時(shí)間。相對(duì)于其他的數(shù)據(jù)捕獲技術(shù)，這種直接時(shí)鐘數(shù)據(jù)捕獲技術(shù)可以應(yīng)用于更高的時(shí)鐘頻率，精確性和穩(wěn)定性都高于其他方法。為了得到數(shù)據(jù)應(yīng)該延遲的時(shí)間量，首先要對(duì)DQS進(jìn)行邊沿檢測(cè)。控制器發(fā)出Dummy_rd_en信號(hào)（即假讀信號(hào)）使DDRSDRAM發(fā)出DQS信號(hào)，當(dāng)延遲量計(jì)算完畢時(shí)，置Dummy_rd_en為低。在XilinxVirtexTM-4FPGA中實(shí)現(xiàn)該延遲檢測(cè)電路是非常容易的，因?yàn)樵O(shè)計(jì)可以直接利用FPGA內(nèi)部的IDELAY與IDELAY_CTRL電路。圖5表示了邊沿檢測(cè)以及數(shù)據(jù)通道電路。在該電路中，DQS輸入到IDELAY模塊，延遲量初始化為0，然后延遲量逐次遞增，在這個(gè)過程中不斷檢測(cè)延遲后的DQS的跳變沿，并將延遲量TAP值記錄下來，以便計(jì)算數(shù)據(jù)DQ的延遲量。在圖中可看出，邊沿檢測(cè)和控制邏輯發(fā)出DLYRST、DLYCE和DLYINC三個(gè)信號(hào)來控制IDELAY延遲模塊的工作模式。由于IDELAY模塊的最大延遲階數(shù)為64，且在XilinxVirtexTM-4FPGA中，延遲模塊的精度TIDELAYRESOLUTION為75ps，所以延遲時(shí)間最大為75ps*64=4.8ns，因此當(dāng)時(shí)鐘頻率低于200MHZ（周期為5ns）時(shí)，不可能檢測(cè)到兩個(gè)跳變沿，此時(shí)必須采取適當(dāng)?shù)拇胧﹣慝@得數(shù)據(jù)延遲量。當(dāng)64階延遲量完成時(shí)只檢測(cè)到一個(gè)跳變沿時(shí)，我們認(rèn)為數(shù)據(jù)延遲量為檢測(cè)到第一個(gè)跳變沿時(shí)的延遲量加上16，因?yàn)樗姆种粋€(gè)200MHZ時(shí)鐘周期大約為16階延遲量（16*75=1.2ns）即：延遲后的數(shù)據(jù)經(jīng)過IDDR觸發(fā)器分別得到上升沿對(duì)應(yīng)的數(shù)據(jù)和下降沿對(duì)應(yīng)的數(shù)據(jù)，然后再通過異步查找表FIFO使讀進(jìn)FPGA的數(shù)據(jù)與FPGA內(nèi)部時(shí)鐘同步方便用戶使用。3控制器實(shí)驗(yàn)結(jié)果及結(jié)論該DDR控制器設(shè)計(jì)總共占用751個(gè)4輸入LUT，占總LUT資源的2%。另外，設(shè)計(jì)還使用了3個(gè)DCM。DDR控制器在XilinxISE8.1i編程環(huán)境下實(shí)現(xiàn)，結(jié)合ModelSimSE