基于FPGA的視頻采集需要實施顯示和視頻數(shù)據(jù)存儲的問題

基于FPGA的視頻采集需要實施顯示和視頻數(shù)據(jù)存儲的問題摘要：本文主要從視頻圖像采集系統(tǒng)出發(fā)，針對基于FPGA視頻采集系統(tǒng)中需要實時顯示和高效存儲視頻數(shù)據(jù)的問題，設(shè)計了視頻解碼和SDRAM存儲模塊。在整個系統(tǒng)中使用CCD攝像頭將采集到的模擬信號經(jīng)解碼芯片ADV7181B解碼后，轉(zhuǎn)換為數(shù)字信號，并使用乒乓存儲方法存儲在SDRAM中，以方便提供給后期其他操作。在分析了視頻解碼及SDRAM的基本原理和主要參數(shù)的基礎(chǔ)上，利用Verilog語言實現(xiàn)了將有效視頻數(shù)據(jù)分離出來并串行輸出，同時也將圖像分辨率調(diào)整為符合VGA顯示的像素大小。另一方面通過乒乓緩存也保證了實時性、高速度的數(shù)據(jù)存儲。最后，經(jīng)過Modelsim仿真驗證，證明了本設(shè)計的有效性。0引言圖1視頻采集系統(tǒng)框圖視頻圖像采集系統(tǒng)應(yīng)用非常廣泛，隨著計算機通信技術(shù)的不斷發(fā)展，F(xiàn)PGA以其高性能、低開發(fā)成本等優(yōu)點廣泛應(yīng)用于視頻和圖像處理領(lǐng)域［1］，因此,更加深入地研究基于FPGA的實時圖像采集系統(tǒng),對于視頻監(jiān)控系統(tǒng)、高性能的圖像處理等都具有極其重要的作用。本文主要研究的內(nèi)容是基于FPGA的視頻采集及顯示系統(tǒng)中的視頻解碼和視頻數(shù)據(jù)存儲的問題，對于提取有效視頻數(shù)據(jù)流和高效實時存儲大量數(shù)據(jù)具有顯著性的意義。1視頻圖像數(shù)據(jù)采集系統(tǒng)的總體架構(gòu)

圖1為視頻圖像采集的系統(tǒng)框圖，主要由I2C配置模塊、ITU-656視頻解碼模塊、SDRAM控制器模塊、視頻格式轉(zhuǎn)化模塊和VGA控制器模塊組成［2］。為了使視頻數(shù)據(jù)能實時、高速的顯示，視頻解碼模塊和SDRAM控制模塊就顯得尤為重要。2ITU-656解碼ITU-656是國際電信聯(lián)盟制成的視頻標(biāo)準(zhǔn)，是國際電信聯(lián)盟建議為實現(xiàn)在專業(yè)視頻設(shè)備之間傳輸BT.601標(biāo)準(zhǔn)、4∶2∶2的YCrCb數(shù)字視頻信號而定義的一個并行接口和一個串行接口。其中，并行接口在傳輸4∶2∶2的YCrCb視頻數(shù)據(jù)流的同時，也會輸出水平同步信號HS及垂直同步信號VS控制。本文中ITU-656標(biāo)準(zhǔn)的視頻數(shù)據(jù)以27MB/s的速率按Cb，Y,Cr，Y,Cb，Y,Cr，…的順序分時傳送［3］。其中，Cb，Y，Cr是同一個地址的亮度和色差信號，Y對應(yīng)于下一個亮度采樣信號。Y采樣頻率為13.5MHz，Cb采樣頻率是6.75MHz，使用8位PCM編碼表示每個采樣點。ITU-656標(biāo)準(zhǔn)的數(shù)據(jù)傳輸格式如圖2所示，每行采樣1728個樣本點，其中Y為720個，Cb，Cr各360個。消隱期間的數(shù)據(jù)為288個(包括EAV和SAV)。

行控制信號有兩個定時基準(zhǔn)信號：SAV和EAV。EAV和SAV之間有280個固定填充數(shù)據(jù)。SAV和EAV具有相同的前同步碼：FF，00,00，而后面的XY決定著該行在整個數(shù)據(jù)幀的位置，并且SAV和EAV信號可以通過XY的值來區(qū)別，同時XY也包含有奇偶場識別、狀態(tài)和信息、場消隱行消隱狀態(tài)。F:F=0奇場，F(xiàn)=1偶場；V：V=1消隱數(shù)據(jù)，V=0有效行數(shù)據(jù)；H:H=0表示SAV，H=1表示EAV；P3，P2，P1，P0：保護(hù)比特位，其值由F、V、H決定。ITU-656數(shù)字解碼模塊［4］的功能是根據(jù)ITU-656視頻數(shù)據(jù)流的特點將有效視頻數(shù)據(jù)YCbCr和F、V、H控制信號分離開來，并通過計算像素行列的坐標(biāo)，確定圖像中像素的具體位置，根據(jù)ITU-656數(shù)據(jù)傳輸時序，通過行內(nèi)計數(shù)方式去除行消隱數(shù)據(jù)，并分離出SAV、EAV信號，留下只包括YCbCr信號的數(shù)據(jù)流，并將其串行輸出。ITU-656數(shù)字解碼模塊另一個功能是通過計算水平數(shù)據(jù)的像素坐標(biāo)，將圖像分辨率由720×576調(diào)整為640×480，以便在VGA中顯示。根據(jù)SAV和EAV都是以FF、00、00的順序開始的特點，設(shè)置一個序列移位器，采用4級寄存器級聯(lián)的形式，每個寄存器緩存8bit數(shù)據(jù)，并監(jiān)測后面3個寄存器的值，當(dāng)這三個寄存器緩存的數(shù)據(jù)不是FF、00、00時，序列移位器向右移，當(dāng)檢測到這3個寄存器的值為FF、00、00、時，即認(rèn)為是SAV或EAV的到來，就將第一個寄存器的bit6、bit5、bit4分別存放到3個一位