基于FPGA的整數(shù)倍分頻器設(shè)計(jì)-1

基于FPGA的整數(shù)倍分頻器設(shè)計(jì)1、前言分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)（如Altera的PLL，Xilinx的DLL）來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達(dá)到對(duì)時(shí)鐘的操作目的。2、整數(shù)倍分頻器的設(shè)計(jì)2.1偶數(shù)倍分頻偶數(shù)倍分頻器的實(shí)現(xiàn)非常簡單，只需要一個(gè)計(jì)數(shù)器進(jìn)行計(jì)數(shù)就能實(shí)現(xiàn)。如需要N分頻器（N為偶數(shù)），就可以由待分頻的時(shí)鐘觸發(fā)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到N/2-1時(shí)，將輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，以使下一個(gè)時(shí)鐘開始從零計(jì)數(shù)。以此循環(huán)，就可以實(shí)現(xiàn)偶數(shù)倍分頻。以10分頻為例，相應(yīng)的verilog代碼如下：regclk_div10;reg［2:0］cnt;always@（posedgeclkorposedgerst）beginif（rst）begin//復(fù)位cnt《=0;clk_div10《=0;endelseif（cnt==4）begincnt《=0;//清零clk_div10《=~clk_div10;//時(shí)鐘翻轉(zhuǎn)endelsecnt《=cnt+1;end2.2奇數(shù)倍分頻奇數(shù)倍分頻因占空比不同，主要有以下兩種方法。對(duì)于非50%占空比的分頻，與偶數(shù)倍分頻類似，只需要一個(gè)計(jì)數(shù)器就能實(shí)現(xiàn)特定占空比的時(shí)鐘分頻。如需要1/11占空比的十一分頻時(shí)鐘，可以在計(jì)數(shù)值為9和10時(shí)均進(jìn)行時(shí)鐘翻轉(zhuǎn)，該方法也是產(chǎn)生抽樣脈沖的有效方法。相應(yīng)的verilog代碼如下：always@（posedgeclkorposedgerst）beginif（rst）begin//復(fù)位cnt《=0;clk_div11《=0;endelseif（cnt==9）beginclk_div11《=~clk_div11;//時(shí)鐘翻轉(zhuǎn)cnt《=cnt+1;//繼續(xù)計(jì)數(shù)endelseif（cnt==10）beginclk_div11《=~clk_div11;//時(shí)鐘翻轉(zhuǎn)cnt《=0;//計(jì)數(shù)清零endelsecnt《=cnt+1;end對(duì)于50%奇數(shù)分頻器的設(shè)計(jì)，用到的思維是錯(cuò)位半個(gè)時(shí)鐘并相或運(yùn)算。具體實(shí)現(xiàn)步驟如下：分別利用待分頻時(shí)鐘的上升沿與下降沿進(jìn)行（（N-1）/2）/N分頻，最后將這兩個(gè)時(shí)鐘進(jìn)行或運(yùn)算即可。以三分頻為例，相應(yīng)的電路原理圖和時(shí)序仿真圖如圖1和圖2所示，相應(yīng)代碼如下：regclk1;reg［1:0］cnt1;always@（posedgeclkorposedgerst）beginif（rst）begin//復(fù)位cnt1《=0;clk1《=0;endelseif（cnt1==1）beginclk1《=~clk1;//時(shí)鐘翻轉(zhuǎn)cnt1《=cnt1+1;//繼續(xù)計(jì)數(shù)endelseif（cnt1==2）beginclk1《=~clk1;//時(shí)鐘翻轉(zhuǎn)cnt1《=0;//計(jì)數(shù)清零endelsecnt1《=cnt1+1;endregclk2;reg［1:0］cnt2;always@（negedgeclkorposedgerst）beginif（rst）begin//復(fù)位cnt2《=0;clk2《=0;endelseif（cnt2==1）beginclk2《=~clk2;//時(shí)鐘翻轉(zhuǎn)cnt2《=cnt2+1;//繼續(xù)計(jì)數(shù)endelseif（cnt2==2）beginclk2《=~clk2;//時(shí)鐘翻轉(zhuǎn)cnt2《=0;//計(jì)數(shù)清零endelsecnt2《=cnt2+1;endassignclk_div3=clk1|clk2;//或運(yùn)算圖150%占空比的三分頻電路原理圖圖250%占空比的三分頻時(shí)序仿真圖3、小數(shù)倍分頻器的設(shè)計(jì)3.1半整數(shù)分頻器半整數(shù)N+0.5分頻器設(shè)計(jì)思路：首先進(jìn)行模N+1的計(jì)數(shù)，在計(jì)數(shù)到N時(shí)，將輸出時(shí)鐘賦值為1，而當(dāng)回到計(jì)數(shù)0時(shí)，又賦值為0，這樣，當(dāng)計(jì)數(shù)值為N時(shí)，輸出時(shí)鐘才為1。因此，只要保持計(jì)數(shù)值N為半個(gè)時(shí)鐘周期即是該設(shè)計(jì)的關(guān)鍵。從中可以發(fā)現(xiàn)。因?yàn)橛?jì)數(shù)器是通過時(shí)鐘上升沿計(jì)數(shù)，故可在計(jì)數(shù)為N時(shí)對(duì)計(jì)數(shù)觸發(fā)時(shí)鐘進(jìn)行翻轉(zhuǎn)，那么，時(shí)鐘的下降沿就變成了上升沿。即在計(jì)數(shù)值為N期間的時(shí)鐘下降沿變成了上升沿。也就是說，計(jì)數(shù)值N只保持了半個(gè)時(shí)鐘周期。由于時(shí)鐘翻轉(zhuǎn)下降沿變成上升沿，因此，計(jì)數(shù)值變?yōu)?。所以，每產(chǎn)生一個(gè)N+0.5分頻時(shí)鐘的周期，觸發(fā)時(shí)鐘都要翻轉(zhuǎn)一次。圖3給出了通用半整數(shù)分頻器的電路原理圖。以2.5倍分頻為例，相應(yīng)的電路verilog代碼如下，時(shí)序仿真圖如圖4所示。//異或運(yùn)算assignclk_in=clk^clk_div2;//模3計(jì)數(shù)器regclk_out;reg［1:0］cnt;always@（posedgeclk_inorposedgerst）beginif（rst）begin//復(fù)位cnt《=0;clk_out《=0;endelseif（cnt==1）beginclk_out《=~clk_out;//時(shí)鐘翻轉(zhuǎn)cnt《=cnt+1;//繼續(xù)計(jì)數(shù)endelseif（cnt==2）beginclk_out《=~clk_out;//時(shí)鐘翻轉(zhuǎn)cnt《=0;//計(jì)數(shù)清零endelsecnt《=cnt+1;end//2分頻regclk_div2;always@（posedgeclk_outorposedgerst）beginif（rst）clk_div2《=0;//復(fù)位elseclk_div2=~clk_div2;end圖3通用半整數(shù)分頻器的電路原理圖圖42.5倍分頻器時(shí)序仿真圖3.2任意小數(shù)分頻器小數(shù)分頻器的實(shí)現(xiàn)方法有很多中，但其基本原理都一樣的，即在若干個(gè)分頻周期中采取某種方法使某幾個(gè)周期多計(jì)或少計(jì)一個(gè)數(shù)，從而在整個(gè)計(jì)數(shù)周期的總體平均意義上獲得一個(gè)小數(shù)分頻比。一般而言，這種分頻由于分頻輸出的時(shí)鐘脈沖抖動(dòng)很大，故在設(shè)計(jì)中的使用已經(jīng)非常少。但是，這也是可以實(shí)現(xiàn)的。以8.7倍分頻為例，本文僅僅給出雙模前置小數(shù)分頻原理的verilog代碼及其仿真圖（如圖6），具體原理可以參考劉亞海的《基于FPGA的小數(shù)分頻器的實(shí)現(xiàn)》以及毛為勇的《基于FPGA的任意小數(shù)分頻器的設(shè)計(jì)》。圖5小數(shù)分頻器的電路原理圖//8分頻regclk_div8;reg［2:0］cnt_div8;always@（posedgeclkorposedgerst）beginif（rst）begin//復(fù)位clk_div8《=0;cnt_div8《=0;endelseif（cnt_div8==3‘d7）beginclk_div8《=1;//置1cnt_div8《=0;endelseif（cnt_div8==3’d0）beginclk_div8《=0;//置0cnt_div8《=cnt_div8+1;endelsecnt_div8《=cnt_div8+1;end//9分頻regclk_div9;reg［3:0］cnt_div9;always@（posedgeclkorposedgerst）beginif（rst）begin//復(fù)位clk_div9《=0;cnt_div9《=0;endelseif（cnt_div9==3‘d8）beginclk_div9《=1;//置1cnt_div9《=0;endelseif（cnt_div9==3’d0）beginclk_div9《=0;//置0cnt_div9《=cnt_div9+1;endelsecnt_div9《=cnt_div9+1;end//控制信號(hào)parameterDiv8Num=3;regctrl;reg［3:0］AddValue;always@（posedgeclkorposedgerst）beginif（rst）begin//復(fù)位ctrl《=0;AddValue《=10-7;endelseif（AddValue《10）beginctrl《=0;AddValue《=AddValue+Div8Num;endelsebeginctrl《=1;AddValue《=AddValue-10;endend//選擇輸出regclk_out;always@（ctrlorposedgecl