數(shù)字電路EDA設(shè)計(jì)

（可編程邏輯器件基礎(chǔ)）第一章電子設(shè)計(jì)自動(dòng)化概述

第一節(jié)EDA技術(shù)概述

自20世紀(jì)60年代以來(lái)，數(shù)字集成電路已經(jīng)歷了從SSI、MSI到LSI、VLSI的發(fā)展過(guò)程。20世紀(jì)70年代初以1K位存儲(chǔ)器為標(biāo)志的大規(guī)模集成電路（LSI）問(wèn)世以后，微電子技術(shù)得到迅猛發(fā)展，集成電路的集成規(guī)模幾乎以平均每1～2年翻一番的驚人速度迅速增長(zhǎng)。標(biāo)準(zhǔn)邏輯器件微處理器與微控制器目前，有以下三種集成邏輯器件可供選用：包含：TTL74/54系列和CMOS4000/4500/74HC系列的器件。特點(diǎn)：中、小規(guī)模集成電路、速度快、型號(hào)系列齊全、廠(chǎng)家

眾多、價(jià)格便宜。不足：實(shí)現(xiàn)復(fù)雜的邏輯功能時(shí)，電路龐大、連線(xiàn)增多、可靠

性降低。特點(diǎn)：大規(guī)模、超大規(guī)模集成電路、其性能已不能單憑器件

本身的電路結(jié)構(gòu)評(píng)估，需要配備相應(yīng)的軟件才能形成

一個(gè)整體。不足：在某些對(duì)工作速度有特別要求的場(chǎng)合，此類(lèi)器件的弱

點(diǎn)就表現(xiàn)出來(lái)。專(zhuān)用集成電路ASICASIC是面向用戶(hù)實(shí)用目的而專(zhuān)門(mén)設(shè)計(jì)的一種集成電路，其宗旨在于優(yōu)化電路的性能，提高電路的集成度，增強(qiáng)電路芯片的接口能力，同時(shí)，其設(shè)計(jì)周期和開(kāi)發(fā)成本又為用戶(hù)能接受。通常電路邏輯功能復(fù)雜。包括：1.門(mén)陣列2.可編程邏輯器件PLD數(shù)字電路中由18片IC組成的數(shù)字鐘數(shù)字電路中由18片IC組成的數(shù)字鐘單片IC（單片機(jī)）電子鐘單片IC（FPGA）電子鐘三類(lèi)器件的主要性能指標(biāo)比較很好很好較差開(kāi)發(fā)工具支持較大較小較小庫(kù)存風(fēng)險(xiǎn)較難不難容易使用難易程度長(zhǎng)較短短制造時(shí)間很好較好差樣品仿真能力較長(zhǎng)不長(zhǎng)短開(kāi)發(fā)時(shí)間較貴一般便宜價(jià)格很好較好差集成度很好較好很好速度專(zhuān)用集成ASIC微控制器標(biāo)準(zhǔn)邏輯器件類(lèi)型指標(biāo)EDA的幾個(gè)基本概念EDA——電子設(shè)計(jì)自動(dòng)化ASIC——專(zhuān)用集成電路FPGA——現(xiàn)場(chǎng)可編程門(mén)陣列CPLD——復(fù)雜可編程器件GAL——通用陣列邏輯ISP——在系統(tǒng)可編程1.電子設(shè)計(jì)自動(dòng)化——EDAEDA——ElectronicDesignAutomation概念由來(lái)電子設(shè)計(jì)自動(dòng)化EDA是從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）、CAE（計(jì)算機(jī)輔助工程）等概念發(fā)展而來(lái)。發(fā)展歷程電子CAD階段20世紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具，完成布圖布線(xiàn)等高度重復(fù)性的繁雜工作。典型設(shè)計(jì)軟件如Tango布線(xiàn)軟件。計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）階段20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL和GAL），相應(yīng)的EDA開(kāi)發(fā)工具主要解決電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)等問(wèn)題。80年代后期，EDA工具已經(jīng)可以進(jìn)行初級(jí)的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。電子設(shè)計(jì)自動(dòng)化（EDA）階段去單功能電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開(kāi)發(fā)（即SOC－SystemOnaChip片上系統(tǒng)集成）。20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線(xiàn)EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語(yǔ)言（VHDL、VerilogHDL）及高性能綜合工具的使用，使過(guò)EDA概念發(fā)展EDA廣義定義：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、印刷電路板設(shè)計(jì)自動(dòng)化、仿真與測(cè)試、故障診斷自動(dòng)化形式驗(yàn)證自動(dòng)化統(tǒng)稱(chēng)為EDA工程EDA技術(shù)設(shè)計(jì)方法例如：設(shè)計(jì)一矩形波發(fā)生系統(tǒng)。傳統(tǒng)數(shù)字設(shè)計(jì)方法CPUMCU8254EDA技術(shù)設(shè)計(jì)方法控制部分波形產(chǎn)生傳統(tǒng)方法與EDA方法比較傳統(tǒng)方法EDA方法設(shè)計(jì)方法自下至上（BottomtoUp)自上至下（ToptoDown)實(shí)現(xiàn)載體通用的邏輯元件可編程邏輯器件PLD調(diào)試方法硬件設(shè)計(jì)的后期仿真和調(diào)試系統(tǒng)設(shè)計(jì)的早期仿真和修改設(shè)計(jì)途徑硬件電路原理圖多種設(shè)計(jì)文件，以HDL描述文件為主實(shí)現(xiàn)方法手工實(shí)現(xiàn)自動(dòng)實(shí)現(xiàn).至頂向下（Top-to-DownDesign）設(shè)計(jì)方法.至底向上設(shè)計(jì)方法首先確定可用的元器件，然后根據(jù)這些器件進(jìn)行邏輯設(shè)計(jì)，完成各模塊后進(jìn)行連接，最后形成系統(tǒng)。自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和?？欤瑢訉臃纸?，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述、仿真，保證滿(mǎn)足系統(tǒng)指標(biāo)。2.專(zhuān)用集成電路——ASICASIC——ApplicationSpecificIntegratedCircuit專(zhuān)用集成電路——專(zhuān)門(mén)限定的某一種或某幾種特定功能的產(chǎn)品或應(yīng)用而設(shè)計(jì)的芯片?；靖拍預(yù)SIC分類(lèi)全定制——芯片內(nèi)部各種掩膜全部是按特定功能專(zhuān)門(mén)制造，

用戶(hù)不能更改。半定制——芯片內(nèi)部預(yù)制好晶體管單元電路，只乘金屬連線(xiàn)

層的掩膜有待按照具體要求進(jìn)行設(shè)計(jì)和制造?？删幊獭脩?hù)可以用開(kāi)發(fā)工具按照自己的設(shè)計(jì)對(duì)可編程器

件編程，以實(shí)現(xiàn)特定邏輯功能。ASIC發(fā)展趨勢(shì)最小尺寸越來(lái)越小02468101970年1990年2002年2010年μm集成度越來(lái)越高02E+114E+116E+118E+111E+121970年1990年2002年2010年集成度K速度越來(lái)越快01002003004005006007001970年1990年2002年2010年速度MHz降低了產(chǎn)品的成本。用ASIC來(lái)設(shè)計(jì)和改造電子產(chǎn)品大幅度地減少印制板的面積和接插件，減低裝配和調(diào)試費(fèi)用提高產(chǎn)品的可靠性提高了產(chǎn)品的保密程度和競(jìng)爭(zhēng)能力降低了電子產(chǎn)品的功耗提高電子產(chǎn)品的工作速度大大減少了電子產(chǎn)品的體積和重量

工藝先進(jìn)用戶(hù)可編程性及在系統(tǒng)升級(jí)有利于芯片研發(fā)

ASIC主要特點(diǎn)可編程模擬集成電路其可以實(shí)現(xiàn)的功能為：1）信號(hào)處理（對(duì)信號(hào)進(jìn)行求和、求差、積分運(yùn)算）2）信號(hào)轉(zhuǎn)換（對(duì)信號(hào)進(jìn)行AD和DA轉(zhuǎn)換）值得一提的是，美國(guó)Lattice公司在1999年推出了一種基于ISP技術(shù)的可編程模擬電路（ispPAC），它也可以使用開(kāi)發(fā)軟件進(jìn)行模擬電路仿真，然后通過(guò)一個(gè)編程電纜下載至芯片中。第二節(jié)硬件描述語(yǔ)言概述

ABELAHDLVHDLVerilogHDL

systemC和Handle-C硬件開(kāi)發(fā)語(yǔ)言簡(jiǎn)介

Altera公司MAX+PLUSIIQUARTUSII開(kāi)發(fā)軟件Xilinx公司FoundationISELattice公司ispLEVERispDesignEXPERT

開(kāi)發(fā)平臺(tái)簡(jiǎn)介第三節(jié)可編程邏輯器件——PLD可編程邏輯器件（ProgrammableLogicDevice）簡(jiǎn)稱(chēng)PLD，是由“與”陣列和“或”陣列組成，能有效的以“積之和”的形式實(shí)現(xiàn)布爾邏輯函數(shù)。基本概念基本類(lèi)型㈠.可編程只讀存儲(chǔ)器PROM㈡.可編程邏輯陣列PLA㈢.可編程陣列邏輯PAL㈣.通用陣列邏輯GAL1.復(fù)雜可編程邏輯器件——CPLDCPLD——ComplicatedProgrammableLogicDeviceI/OFBFBFBI/O互連矩陣FBFB結(jié)構(gòu)框圖三大部分：

I/O塊，F(xiàn)B（功能塊）和互連矩陣。組成特點(diǎn)CPLD延伸出2個(gè)發(fā)展趨勢(shì)：可擦除PLD和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。CPLD是由PAL或GAL發(fā)展而來(lái)，是由可編程邏輯的功能塊圍繞一個(gè)位于中心和延時(shí)固定的可編程互連矩陣構(gòu)成。不采用分段互連方式，具有較大的時(shí)間可預(yù)測(cè)性。采用EEPROM工藝2.現(xiàn)場(chǎng)可編程門(mén)陣列——FPGAFPGA——FieldProgrammableGateArrayFPGA內(nèi)部結(jié)構(gòu)可編程I/O可編程單元可編程布線(xiàn)FPGA現(xiàn)場(chǎng)可編程門(mén)陣列通常由布線(xiàn)資源圍繞的可編程單元（或宏單元）構(gòu)成陣列，又由可編程I/O單元圍繞陣列構(gòu)成整個(gè)芯片?？删幊踢壿嫻δ軌KCLB實(shí)現(xiàn)用戶(hù)功能的基本單元?？删幊蘄/O單元完成芯片上邏輯與外部封裝腳的接口，常分布在CLB的四周可編程互連PI采用SRAM工藝包括各種長(zhǎng)度的連線(xiàn)和可編程連接開(kāi)關(guān)，將邏輯塊與輸入/輸出塊連接起來(lái)，構(gòu)成特定的電路3.FPGA/CPLD比較/選擇/廠(chǎng)家邏輯塊粒度不同F(xiàn)PGA邏輯單元粒度小，集成度高；CPLD邏輯塊大。因此，F(xiàn)PGA集成度一般比CPLD高。

互連結(jié)構(gòu)不同CPLD是集總式的開(kāi)關(guān)互連，延時(shí)相等。而FPGA是分布式的，延時(shí)不可預(yù)測(cè)。生產(chǎn)工藝不同CPLD一般是EEPROM工藝，F(xiàn)PGA則是采用SRAM工藝的，因此，F(xiàn)PGA一般需要外掛配置芯片工作，而CPLD則不要。FPGA/CPLD廠(chǎng)家新一代FPGA/PLD開(kāi)發(fā)軟件，適合新器件和大規(guī)模FPGA的開(kāi)發(fā)，將逐步取代MaxplusII。一種最優(yōu)秀的PLD開(kāi)發(fā)平臺(tái)之一，適合開(kāi)發(fā)中小規(guī)模PLD/FPGA。開(kāi)發(fā)軟件MAX+PLUSIIQuartusII主流芯片5v/3.3vEEPROM工藝PLD（CPLD），是Altera公司銷(xiāo)量最大的產(chǎn)品，已生產(chǎn)5000萬(wàn)片，從32個(gè)到1024個(gè)宏單元。MAX3000A是Altera公司99年推出的3.3v低價(jià)格EEPROM工藝PLD，從32個(gè)到512個(gè)宏單元，結(jié)構(gòu)與MAX7000基本一樣。MAX7000/MAX3000FLEX10K是98推出的2.5v的SRAM工藝PLD（FPGA），從3萬(wàn)門(mén)到25萬(wàn)門(mén)，主要有10K30E,10K50E,1