EDA實(shí)驗(yàn)報(bào)告時(shí)序電路

專(zhuān)用集成電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)78時(shí)序邏輯的特性姓名：戴士珺

學(xué)號(hào)：1402130124

班級(jí)：電科1301

指導(dǎo)老師：趙巖16CK16CK16CK16CK1、 實(shí)驗(yàn)?zāi)康睦斫釩MO靜態(tài)傳輸門(mén)寄存器的結(jié)構(gòu)和時(shí)序特性。了解SPICE仿真模型、門(mén)級(jí)（RTL級(jí)）仿真模型、電路綜合模型之間的區(qū)別。2、 實(shí)驗(yàn)內(nèi)容靜態(tài)CMO傳輸門(mén)主從正沿觸發(fā)寄存器的結(jié)構(gòu)如下圖所示。a） 描述其工作原理。b） 設(shè)使用0.25um工藝，NMOS管的尺寸為L(zhǎng)=0.250um，W=0.375um;PMOSf的尺寸為L(zhǎng)=0.250um，W=1.125um。仿真反相器和傳輸門(mén)的延時(shí)。c） 計(jì)算寄存器的建立時(shí)間、保持時(shí)間、傳播延時(shí)。d） 根據(jù)（c）中計(jì)算出的時(shí)序特性參數(shù)，調(diào)整D和CK之間的相位關(guān)系，使用SPICE分別仿真D的變化滿(mǎn)足建立時(shí)間要求、不滿(mǎn)足建立時(shí)間要求、滿(mǎn)足保持時(shí)間要求、不滿(mǎn)足保持時(shí)間要求的情況。I3T4口>I514T2口〉I3T4口>I514I2T3T1答：a）工作原理：當(dāng)時(shí)鐘處于低電平時(shí)（CLK=0,T1導(dǎo)通T2關(guān)斷，輸入D被采樣到節(jié)點(diǎn)Qmh。在此期間，T3和T4分別關(guān)斷和導(dǎo)通。交叉耦合的反相器（15,16）保持從鎖存器的狀態(tài)。當(dāng)時(shí)鐘上升到高電平時(shí)，主級(jí)停止采樣輸入并進(jìn)入維持狀態(tài)。T1關(guān)斷T2導(dǎo)通，交叉耦合的反相器12和13保持Qml犬態(tài)。同時(shí)，T3導(dǎo)通T4關(guān)斷，Qm被復(fù)制到輸出Q上。b）反相器延時(shí)：仿真波形圖如圖1.1所示圖1.1 反相器延時(shí)仿真波形圖Measure輸出文件為：$DATA1SOURCE二'HSPICE'VERSION二'U-2003.09.TITLE'*dai78_1object'invt1dlay invt2dlay temperalter#2.795e-11 1.937e-11 25.00001.0000輸入下降延時(shí)：2.795e-11s輸入上升延時(shí)：1.937e-11s（這里及以下計(jì)算的都是50%50涎時(shí)）傳輸門(mén)：仿真波形如圖1.2所示這里設(shè)置傳輸門(mén)的C端（Nmos的柵極）為高電平，輸入A為脈沖信號(hào)，測(cè)試B端輸出的延時(shí)。*￥|帶|習(xí)|專(zhuān)1倉(cāng)1 —廠? ■■4i■■.ifl 氓*li'liIIlf 恥*褊 叭lli'te電*Mt?￥lp 恤1、t耐ttlp*円 fi”O(jiān)iU(Ml圖1.2傳輸門(mén)的延時(shí)Measure輸出文件為：$DATA1SOURCE二'HSPICE'VERSION二'U-2003.09 '.TITLE'*dai78_1object'invt1dlay invt2dlay temperalter#1.204e-11 1.108e-11 25.00001.0000上升沿延時(shí)：1.204e-11s下降沿延時(shí)：1.108e-11s該部分的程序?yàn)椋?dai78_1object.lib'cmos25_level49.txt'TT.optionspost=2.tran1ps1be.globalpvccvccVccpvcc0dc2.5VV1A0pulse(0V2.5V0ps0ps0ps200ps400ps)V3C0dc2.5V*pulse(0V2.5V0ps0ps0ps200ps400ps).subcktinvinoutm1outinGNDGNDNMOSL=0.25uW=0.375um2outinpvccpvccPMOSL=0.25uW=1.125u.ends.subckttrangABC0Cm1BC0ApvccPMOSL=0.25uW=1.125um2BCAGNDNMOSL=0.25uW=0.375u.endsx1CC0invx2AoutC0Ctrang.measuretraninvt1dlaytrigV(A)val=1.25Vtd=0rise=2+targV(out)val=1.25Vtd=0rise=2.measuretraninvt2dlaytrigV(A)val=1.25Vtd=0fall=2+targV(out)val=1.25Vtd=0fall=2.endc)計(jì)算寄存器的建立時(shí)間選擇反相器上升沿和下降沿延時(shí)中較大的作為傳播延時(shí)Tpd_inv=27.95ps.選擇傳輸門(mén)上升沿和下降沿延時(shí)中較大的作為傳播延時(shí)Tpd_tx=12.04ps假設(shè)污染延時(shí)為0,而且CLK的反向輸出延時(shí)也為0.則建立時(shí)間=3*Tpd_inv+Tpd_tx=95.89ps傳播延時(shí)=Tpd_inv+Tpd_tx=39.99ps維持時(shí)間為0.當(dāng)時(shí)鐘為高電平時(shí)，傳輸門(mén)T1關(guān)斷。由于D輸入和CLK在到達(dá)T1之前都要通過(guò)反相器,所以在時(shí)鐘變?yōu)楦唠娖街筝斎肷系娜魏巫兓疾粫?huì)影響輸出。d)設(shè)置輸入D和時(shí)鐘CLK都為pulse電壓源。

輸入D延時(shí)130ps時(shí)鐘CLK延時(shí)300ps相差170ps仿真的波形輸出如圖1.3所示。［總E呂3!31時(shí)乍坤埠厲并鑰 ■ M^TVl^ixn總m呂丑ai母節(jié)咔違I：壯*圖1.3輸入與時(shí)鐘相差170ps時(shí)的仿真波形輸出由上至下依次是DCLKQQm可以看出Q的值不對(duì)?？梢钥吹絈m有上升的過(guò)程，但是在上升結(jié)束前傳輸門(mén)T2的輸入就已經(jīng)下降

了。而時(shí)鐘在傳輸門(mén)T2兩端的節(jié)點(diǎn)穩(wěn)定在同一值之前就有效了，因此造成了不正確的值寫(xiě)入主寄存器。調(diào)整輸入D與時(shí)鐘的時(shí)間差輸入延時(shí)120ps時(shí)鐘延時(shí)300ps相差180ps仿真的波形如圖1.4所示左2HES婷制坤1時(shí)厲刪￥| ■ I-左2HES婷制坤1時(shí)厲刪￥| ■ I-hl-------—十丄丄丄丄 —卜-1-4-1I』；-圖1.4輸入與時(shí)鐘相差180ps時(shí)的仿真波形輸出可見(jiàn)Q的輸出穩(wěn)定在2.5V（高電平），所以對(duì)輸入D的采樣值是正確的。故寄存器的建立時(shí)間應(yīng)小于等于180ps，在171ps――180ps之間。繼續(xù)調(diào)整輸入與時(shí)鐘的時(shí)間差，通過(guò)仿真得到寄存器的建立時(shí)間相差175ps時(shí)的仿真波形圖：

*1:一一一rsFwT!t.T—IHiiii-t—十丄：-r+u-M---.LU.a4LU.iu-E.一ii-+4d-一一1工上I葺跖陽(yáng)叭靜哺吟轉(zhuǎn)常臨科料唏I■［恂嘶科」哺w帕ri?+D.iaJ>naEI*1:一一一rsFwT!t.T—IHiiii-t—十丄：-r+u-M---.LU.a4LU.iu-E.一ii-+4d-一一圖1.5 輸入與時(shí)鐘相差175s時(shí)的仿真波形輸出■??■*W小心???+ V?*+■**■ KJ阿114*冊(cè)r?!粉粘—-寸+■??■*W小心???+ V?*+■**■ KJ阿114*冊(cè)r?!粉粘—-寸+____iiii-r-J--ldaaaV卄習(xí)警1?|圖1.6輸入與時(shí)鐘相差173s時(shí)的仿真波形輸出相差171ps時(shí)的仿真波形:

心E呂占弄勺心E呂占弄勺寧呻圈￥￥Tll圖1.7輸入與時(shí)鐘相差171s時(shí)的仿真波形輸出這里Q的輸出錯(cuò)誤，所以建立時(shí)間應(yīng)大于171ps相差172ps時(shí)的仿真波形:宙円a■IR?⑷■O，tX1-kUU■■r~1—1—^1—「TLL1-u1M1-u?4-4uji___il-I宙円a■IR?⑷■O，tX1-kUU■■r~1—1—^1—「TLL1-u1M1-u?4-4uji___il-I」I_I」■—■」圖1.8輸入與時(shí)鐘相差172s時(shí)的仿真波形輸出Q的輸出正確，所以可以在ps級(jí)確定寄存器的建立時(shí)間為172ps 保持時(shí)間：驗(yàn)證保持時(shí)間是否為Os即讓輸入的下降沿與時(shí)鐘的上升沿的時(shí)間差為 0.仿真的波形圖如圖1.9所示—I-~t_ 1 i 1—I*——I-~t_ 1 i 1—I*———■—I——~~V-jp mt~~-**T ；L圖1.9輸入與時(shí)鐘相差Os時(shí)的仿真波形輸出可見(jiàn)即使保持時(shí)間為0,Q依舊輸出正確。傳播延時(shí)：這里計(jì)算從CLK邊沿的50%點(diǎn)處到Q輸出的50%點(diǎn)處的延時(shí)。仿真波形如圖1.10所示。

圖1.10 傳輸門(mén)寄存器的傳播延時(shí)圖1.10 傳輸門(mén)寄存器的傳播延時(shí)$DATA1SOURCE二'HSPICE'VERSION二'U-2003.09temper25.0000alter#temper25.0000alter#1.371e-10 1.944e-101.0000可見(jiàn)Tc-q(lh)=137.1psTc-q(hl)=194.4ps疑問(wèn)：為何依照書(shū)上P-244計(jì)算出的建立時(shí)間和傳播延時(shí)與仿真得到的結(jié)果不同呢？分析：可能是因?yàn)闀?shū)上的計(jì)算是假設(shè)了污染延時(shí)為0,CLK經(jīng)過(guò)的反相器延時(shí)也為0.顯然在仿真中，這些假設(shè)都是不能成立的。所以計(jì)算出現(xiàn)了誤差。程序(網(wǎng)表文件)：*dai76_2object.lib'cmos25_level49.txt'TT.optionspost=2.tran1ps3be.globalpvccvccVccpvcc0dc2.5V*V1A0dc2.5VV3D0pulse(0V2.5V0ps0ps0ps1.25ns3ns)V4Clk0pulse(0V2.5V500ps0ps0ps0.5ns1ns)x1ClkClk0inv.subcktinvinoutm1outinGNDGNDNMOSL=0.25uW=0.375um2outinpvccpvccPMOSL=0.25uW=1.125u.ends.subckttrangABC0Cm1BC0ApvccPMOSL=0.25uW=1.125um2BCAGNDNMOSL=0.25uW=0.375u.ends.subcktheadginDinCinC0outQx1inDinD0invx2inD0BinC0inCtrangx3BoutQinvx4outQAinvx5ABinCinC0trang.ends