IC設(shè)計(jì)經(jīng)驗(yàn)總結(jié)

IC設(shè)計(jì)經(jīng)歷總結(jié)一、芯片設(shè)計(jì)之前準(zhǔn)備工作：根據(jù)具體工程的時(shí)間要求預(yù)訂MPW班次，這個(gè)可以多種途徑完成。〔1〕：一方面可以跟中科院EDA中心毅等教師聯(lián)系，了解各個(gè)工藝以及各個(gè)班次的時(shí)間。半導(dǎo)體所是EDA中心的會(huì)員單位，他們會(huì)很熱心的幫助完成?！?〕：另一方面可以和具體工程合作的單位如清華等，根據(jù)他們的流片時(shí)間來(lái)制定自己的流片方案。仔細(xì)核對(duì)設(shè)計(jì)庫(kù)的版本更新情況，包括PDK、SpectreModel以及RuleDecks。這些信息可以直接可以從中科院EDA中心獲得，或者從相應(yīng)的合作單位進(jìn)展溝通統(tǒng)一。這一點(diǎn)對(duì)后續(xù)的設(shè)計(jì)很重要，請(qǐng)務(wù)必要引起重視。得到新的工藝庫(kù)必須整體的熟悉一下，好好的查看里面的Document以及Userguide之類的，里面的很多信息對(duì)實(shí)際設(shè)計(jì)很有幫助。安裝工藝庫(kù)的過程會(huì)根據(jù)具體設(shè)計(jì)要求做出一些選著。如TSMC65nm工藝庫(kù)在安裝過程中會(huì)提示是否選著RF工藝、電感是否使用厚層金屬、MIM電容的單位面積電容值等之類的。制定TapeOut的具體Schedule.這個(gè)Schedule的制訂必須請(qǐng)相關(guān)有經(jīng)歷的人來(lái)核實(shí)，第一次TapeOut的人往往缺乏實(shí)際經(jīng)歷，對(duì)時(shí)間的安排可能會(huì)不合理。一旦Schedule制訂好后，必須嚴(yán)格按照這個(gè)時(shí)間表執(zhí)行。當(dāng)然必須趕早不趕晚！二、芯片設(shè)計(jì)根本系統(tǒng)框圖一圖一三、模擬IC設(shè)計(jì)根本流程3.1)設(shè)計(jì)框圖如下列圖二圖二3.2電路的式樣確定這個(gè)主要是根據(jù)系統(tǒng)設(shè)計(jì)結(jié)果，分析和確定模擬電路的詳細(xì)的式樣。3.3電路的構(gòu)造確定根據(jù)單元模塊電路的功耗、代價(jià)等各個(gè)指標(biāo)的折中分析，確定各個(gè)單元模塊的具體實(shí)現(xiàn)電路形式，如濾波器是無(wú)源濾波器還是有源濾波器，有正交VCO產(chǎn)生I/Q信號(hào)還是通過/2分頻器來(lái)實(shí)現(xiàn)I/Q信號(hào)，用差分形式還是用單路形式等等。在具體電路的選取過程中，我們需要查閱了大量的IEEE文獻(xiàn)，從中選取了比擬成熟的，應(yīng)用較廣的電路構(gòu)造來(lái)進(jìn)展我們的設(shè)計(jì)工作。有時(shí)候可能會(huì)發(fā)現(xiàn)所確定的構(gòu)造很難或者根本不可能滿足技術(shù)指標(biāo)的要求，這就需要改良構(gòu)造或者查閱文獻(xiàn)，設(shè)法滿足要求。3.4參數(shù)的選取和仿真電路參數(shù)的選定與電路的仿真是分不開的。在比擬重要的設(shè)計(jì)任務(wù)中，手算可以在20%的時(shí)間完成80%的設(shè)計(jì)工作量，剩下的20%卻需要花80％的時(shí)間來(lái)做。通過手算確定的參數(shù)是近似的，有時(shí)候會(huì)引錯(cuò)方向。但是它可以了解到參數(shù)的變化對(duì)設(shè)計(jì)會(huì)有多大的影響，是很有必要的。而采用計(jì)算機(jī)的反復(fù)迭代會(huì)使設(shè)計(jì)者對(duì)設(shè)計(jì)體會(huì)不深，不是明智的方法。俗話說(shuō)“公欲善其事，必先利其器〞。目前，在公司部可以使用多種EDA工具進(jìn)展電路仿真。對(duì)于EDA工具的使用不在于多，能夠精通常用的一類或者幾類就行。最主要的時(shí)候能夠靈活的進(jìn)展仿真規(guī)劃，知道什么樣的電路適合用什么樣的仿真工具。－HSPICE；對(duì)于低頻電路設(shè)計(jì)來(lái)說(shuō)，HSPICE是一種最靈活方便的工具，而且其仿真精度也比擬高，后來(lái)被SYNOPSYS收購(gòu)，好似也正是因?yàn)檫@個(gè)原因使得如今的Hspice仿真速度以及精度都可以跟Cadence產(chǎn)出的仿真器相媲美了。業(yè)界使用Hspice作為仿真軟件的也挺多，原先是avanti公司的，－Spectre；是Cadence的仿真器，由于其是圖形界面，所以很直觀。－SpectreRF：對(duì)于射頻電路設(shè)計(jì)，SpectreRF是一種不錯(cuò)的選擇。－UltraSim：相比于Spertre而言，在仿真精度損失3%的情況下，可以加速10~100倍的仿真速度。而且進(jìn)展整體芯片后仿真時(shí)候，我們可以根據(jù)其不用的精度要求來(lái)設(shè)置各個(gè)模塊的仿真精度。UltraSimFull-ChipSimulatorforfasterconvergenceongoalsandsignoffofpost-layoutdesignsatthechiplevel.具體UltraSim的使用可以參考"Virtuoso?UltraSimSimulatorUserGuide"、"ADE/UltraSimIntegrationTutorial"等。在網(wǎng)上相關(guān)資料很多，可以根據(jù)要求自己下載學(xué)習(xí)。－APS：AcceleratedParallelSimulatordelivershigh-precisionSPICEandscalablemulti-coresimulationperformanceforple*andlargepreandpost-layoutofanalogandRFICdesigns.這種仿真器是現(xiàn)在業(yè)界最快的仿真器，如今實(shí)驗(yàn)室已經(jīng)成功啟動(dòng)APS進(jìn)展大規(guī)模的是芯片整體驗(yàn)證仿真。在整體芯片規(guī)模越大，越能表達(dá)出優(yōu)勢(shì)。(對(duì)應(yīng)的Cadence版本5.10.41.5,安裝相應(yīng)的MMSim72)－SpectreVerilog：能夠進(jìn)展數(shù)模混合仿真的工具。－UltraSim-Verilog：進(jìn)展數(shù)模混合仿真的工具，仿真速度比SpectreVerilog快。實(shí)驗(yàn)室在使用中較多的用在數(shù)字模塊的后仿驗(yàn)證。－StarSim：高于HSPICE10倍的速度，對(duì)于大規(guī)模的晶體管級(jí)的仿真是不錯(cuò)的選擇，可以進(jìn)展tran分析。－ADS：對(duì)于系統(tǒng)級(jí)的仿真，ADS是最好的選擇。對(duì)于電路級(jí)的仿真，功能也很強(qiáng)大，而且如今已經(jīng)有一個(gè)RFDE環(huán)境，可以將ADS嵌入在Cadence中，很方便的進(jìn)展使用。在電路參數(shù)的選定及電路仿真的工作開場(chǎng)之前，最好能夠閱讀一遍廠家提供的Model庫(kù)及其文件，從中可能會(huì)得到意想不到的東西。電路參數(shù)的選定及電路的仿真需要有良好的IC設(shè)計(jì)的根本知識(shí)。而這些知識(shí)的獲得則需要個(gè)人的不斷努力，不斷的積累。3.5優(yōu)化和可靠性仿真由于實(shí)際工藝的都存在不確定性，會(huì)偏離設(shè)計(jì)的初衷，如器件尺寸的偏離，參雜濃度的改變等，都會(huì)影響到電路的性能，所以設(shè)計(jì)的時(shí)候應(yīng)具有一定的魯棒性，因此需要可靠性仿真，確保芯片在工藝偏離的情況下，性能仍然符合要求。對(duì)各種參數(shù)要求較嚴(yán)格的電路，需要做蒙特卡羅分析，以前章琦做過簡(jiǎn)單的蒙特卡羅分析仿真方法的仿真，，希望大家能夠相互學(xué)習(xí)這種方法，做芯片電路設(shè)計(jì)的全面仿真。還有工藝Corner分析至關(guān)重要，另外敏感性分析和溫度分析也應(yīng)該引起重視，特別是對(duì)*些特定電路的設(shè)計(jì)。我們對(duì)工藝角Corner分析應(yīng)至少包括：全部模型的SS，TT，F(xiàn)F角。如有時(shí)間的話，可以進(jìn)一步細(xì)化，如N型晶體管和P型晶體管趨向于兩種不同的工藝角SS和FF等，晶體管和其他的電阻和電容等的工藝角不同等?？偠灾?，應(yīng)使用組合的方法，盡可能的涵蓋一切可能出現(xiàn)的工藝角情況。就應(yīng)用的溫度而言對(duì)其進(jìn)展溫度圍的仿真，一般而言，應(yīng)該覆蓋-20~100的溫度，取特征值如-20,27,100度等三個(gè)溫度點(diǎn)進(jìn)展仿真即可。溫度應(yīng)配合工藝角聯(lián)合進(jìn)展仿真，比方仿真在100度，SS工藝角的情況下芯片的性能。分析可能的失配情況，尤其是匹配的對(duì)管，人為的進(jìn)展失配調(diào)整，如對(duì)管的尺寸失配5%等，仿真在這種情況下芯片的性能。還有就是考慮電源電壓的波動(dòng)，一般電壓電壓波動(dòng)圍設(shè)置在+-10%的圍。仿真過程中應(yīng)該應(yīng)該考慮到足夠的電壓欲度，使得在波動(dòng)圍任然正常工作?？偠灾?，優(yōu)化和可靠性仿真是必須的，它確保芯片在工藝偏離的情況下，性能仍然符合要求。四、模擬IC設(shè)計(jì)一些經(jīng)歷總結(jié)4.1、設(shè)計(jì)庫(kù)的管理，各個(gè)電路圖以及電路端口命名需要規(guī)，養(yǎng)成一個(gè)好習(xí)慣。這樣既方便于自己對(duì)電路模塊的調(diào)用，也方便于以后的師弟、師妹的學(xué)習(xí)理解。4.2、模擬IC最根底的一個(gè)模塊就是OPA，可以說(shuō)它在模擬IC中到處使用，如ADC/DAC/PLL/DC-DC/LDO/Bandgap/PGA/VGA等等。所以大家在抽空時(shí)間里面需要對(duì)OPA根本設(shè)計(jì)理論，各個(gè)性能指標(biāo)的意義做好充分的了解。可以閱讀參考書籍，也可向有OPA設(shè)計(jì)經(jīng)歷的師兄弟請(qǐng)教、學(xué)習(xí)。有時(shí)間的話可以根據(jù)特定的應(yīng)用，設(shè)計(jì)一個(gè)相應(yīng)的OPA，這樣一方面掌握OPA以及模擬電路的根本設(shè)計(jì)方法，另一方面可以很好的學(xué)習(xí)Cadence等的軟件的仿真流程(準(zhǔn)對(duì)初學(xué)模擬IC設(shè)計(jì)者)。4.3、仿真軟件的使用技巧。首先不可太依賴于仿真工具，仿真只是一種驗(yàn)證手段，只是用來(lái)驗(yàn)證你的設(shè)計(jì)想法是否正確。設(shè)計(jì)過程中必須多思考、多交流。4.4、電路設(shè)計(jì)過程可以說(shuō)是一個(gè)不斷迭代收斂的過程，千萬(wàn)不要害怕迭代次數(shù)較多。整個(gè)設(shè)計(jì)過程原本就是各個(gè)參數(shù)之間的Tade-Off過程。如LC-VCO的設(shè)計(jì)中我們要考慮Phase-Nosie、中心頻率、頻率調(diào)諧圍、功耗、調(diào)諧曲線的Overlap、Kvco等。不斷的進(jìn)展參數(shù)設(shè)計(jì)調(diào)整，使得最后到達(dá)設(shè)計(jì)要求。4.6、設(shè)計(jì)中電阻一般較常使用，在電阻采用絕對(duì)值的時(shí)，一般將電阻的W選取>2um,這樣在芯片加工過程中相應(yīng)的偏差就會(huì)減小。五、仿真工具配合仿真方法幾點(diǎn)簡(jiǎn)單說(shuō)明：【1】Ultrasim的簡(jiǎn)單使用說(shuō)明：準(zhǔn)對(duì)不同的電路仿真，可以使用7種SimulationMode：S:SpiceA:AnalogAMR:AnalogMultiRateDA:DigitalAccuratMS:Mi*edSignalDF:DigitalFastD*:一般其中DF/DA模式適用于數(shù)字電路〔數(shù)字邏輯電路、門電路、觸發(fā)器、ROM、RAM等〕仿真,不要把這兩種模式用于模擬電路仿真。如果在option沒有設(shè)置,默認(rèn)是MS模式,兼顧精度與速度。AMR模式不能“本地化〞(local)使用,就是說(shuō)AMR模式只能用于整個(gè)電路而不能針對(duì)*一個(gè)模塊使用。公差容忍度設(shè)置:speed可以設(shè)置總的公差容忍度tol〔tol也可以單獨(dú)設(shè)置〕,tol包括電壓、電流等所有的公差容忍度之和。.usim_optspeed=2設(shè)置tol=0.001,比擬高的精度！.usim_optspeed=1*vco對(duì)vcocell使用0.0001的tol

speed＝1,2,3,4,5,6,7,8對(duì)應(yīng)的tol分別是0.0001,0.001,0.0025,0.005,0.02,0.02,0.04,0.07,精度以此降低。通常,如果精度要求不是很高,可以采用默認(rèn)設(shè)置,而無(wú)需設(shè)置這一項(xiàng)。tol還與解矩陣方程的收斂性有關(guān),然而,我還從來(lái)沒有碰到ultrasim不收斂的時(shí)候?。≡?gòu)?qiáng)調(diào)一點(diǎn)：精度設(shè)置的越高,相應(yīng)的速度越低！SimulationModesVirtuosoUltraSimSimulationModesOverview一般使用過程中我們比擬多的關(guān)注仿真模式、仿真速度、仿真精度的設(shè)置。其余一些詳細(xì)的設(shè)置可以參考"Virtuoso?UltraSimSimulatorUserGuide"下面以使用Ultrasim仿真PLL的例子簡(jiǎn)單熟悉Ultrasim的設(shè)置PLL模塊中既有高頻模塊VCO，Divider,也有低頻模擬模塊Charge-Pump,LPF，還有數(shù)字模塊Digital,所以這是比擬復(fù)雜的系統(tǒng)，包含了數(shù)字、模擬、射頻。往往這樣的系統(tǒng)仿真速度和精度個(gè)大問題。VCO的仿真需要小的步長(zhǎng)，較高的精度，但是數(shù)字模塊可以采用較大的仿真步長(zhǎng)，精度要求不高。如果整體系統(tǒng)都是按照VCO的仿真精度來(lái)設(shè)置的話，仿真速度會(huì)很慢，特別是有模塊進(jìn)展后仿真的時(shí)候，速度就會(huì)成為更大的問題。而UltraSim的仿真可以分模塊很好處理這個(gè)問題，加快仿真速度，但也不損失仿真精度。啟動(dòng)Cadenceicfb&,翻開已經(jīng)建立好的Config(這樣的仿真務(wù)必建成Config形式)設(shè)置各個(gè)模塊的仿真模式以及仿真精度。有兩種方法可以使用：第一直接所提取網(wǎng)標(biāo)中參加命令形式：如usim_optsim_mode=aspeed=2subckt=[vco2phase]usim_optsim_mode=aspeed=2inst=[I19.I19.I0]以上說(shuō)明第一個(gè)是以子電路形式表示，vco2phase的仿真模式為a，仿真速度為2，第二個(gè)是以instances形式表示的。多列舉兩個(gè)理解一下：.usim_optsim_mode=da*i1*i2*dff

.usim_optsim_mode=a*i5*driverpmos2

.usim_optwf_format=wdf.usim_opt作為options,前面的3個(gè)option分別表示：把子電路*i1*i2和cell〔名稱為dff的所有子電路〕dff設(shè)置為DA仿真模式;把*i5、celldriver、modelpmos2〔用到模型名稱為pmos2的的mos管〕設(shè)置為a模式;而生成的波形文件格式wdf。usim_optsim_mode=aspeed=2ma*step_window=[010p10n1e20]subckt=[vco2phase]設(shè)置vcophase的最大仿真步長(zhǎng)。另外一種通過界面化操作。翻開HierarchyEditorwindow如下可以在vco2phase一欄處右擊來(lái)設(shè)置相應(yīng)的仿真模式、以及仿真速度。設(shè)置完成后點(diǎn)擊File>>>Save按鈕。[Cadencehierarchyeditorwindow]View>>>>>Tree可以設(shè)置各個(gè)instance的viewtouse.(如veriloga/schematic/av_RC/e*tracted)。選定相應(yīng)的view后[Cadencehierarchyeditorwindow]View>>>Update(必須)。更新后點(diǎn)擊Design>>>Hierarchy>>>>ReturntoTop.這個(gè)設(shè)置就相對(duì)很靈活，對(duì)模塊選著性的進(jìn)展后仿真處理！！?。↑c(diǎn)擊：[AnalogCircuitDesignEnvironment]Simulation>>>>Options>>>Analog進(jìn)展仿真設(shè)置：Simulator選著UltraSim;瞬態(tài)仿真，設(shè)置仿真時(shí)間長(zhǎng)度(如400ns)；下面的設(shè)置是后仿真情況下給出的：(不同的仿真可以設(shè)置不同模式)SimulationMode：Mi*edSignal(MS);Speed=4;DCmethod:pleteDC(1)post-layoutmethod:(LiberalRCR(3))postl=3.DCmethod4中選著,eSkipDC(0),pleteDC(1),FastDC(2),spectreDC(3).默認(rèn)情況pleteDC(1).產(chǎn)生網(wǎng)標(biāo)查看UltraSim設(shè)置點(diǎn)擊[AnalogCircuitDesignEnvironment]Simulation>>>Netlist>>>Recreate這樣的話可以看到各個(gè)模塊設(shè)置情況，在后仿真時(shí)候也可看到提取的N多RC寄生。最后[AnalogCircuitDesignEnvironment]Simulation>>>Run就可以了。然后再根據(jù)不同的要求對(duì)電路進(jìn)展設(shè)置仿真。其實(shí)UltraSim仿真設(shè)置還有很多，大家可以參考Virtuoso?UltraSimSimulatorUserGuide!!!【2】APS仿真設(shè)置：(1)建立ConfigFileNewCellView選擇Hierarchy-Editor,此時(shí)ViewName變成config,然后點(diǎn)OK彈出NewConfiguration對(duì)話框點(diǎn)擊Browse，彈出ChoosetheTopCell對(duì)話框，然后選中schematic，點(diǎn)擊OK。NewConfiguration變成如下列圖示。然后點(diǎn)擊UseTemplate…Name中選中spectre(只進(jìn)展模擬仿真驗(yàn)證)，或者選中spectreVerilog(進(jìn)展數(shù)模混合仿真驗(yàn)證)，選中后點(diǎn)擊OK，回到NewConfiguration再點(diǎn)擊OK就完成了Config的建立。(2)進(jìn)展仿真驗(yàn)證在LibraryManager的View中翻開Config在hierarchyeditor中，ViewtoUse欄中點(diǎn)擊右擊相應(yīng)模塊的仿真模式(一般后仿真選中calibre，前仿真的話是選擇schematic)。設(shè)置完后，進(jìn)入ADE仿真環(huán)境。(點(diǎn)擊ToolsAnalogEnvirment)在ADE仿真環(huán)境中點(diǎn)擊SetupHigh-PerformanceSimulation….彈出High-PerformanceSimulationOptions對(duì)話框:SimulationPerformanceMode一欄包括Spectre、Turbo以及APS對(duì)于規(guī)模比擬大，而精度要求不是很高的電路來(lái)說(shuō)，第二欄OverrideAccuracy(Errpreset)Defaults可以設(shè)置為L(zhǎng)iberal，而對(duì)于高精度的設(shè)計(jì)則需要設(shè)置為moderate或者conservativeThedefaultsettingsforMultithreadingforSpectre,TurboandAPSsimulatorsareasgivenbelow:在仿真過程中根據(jù)電路規(guī)模(Device的多少)設(shè)置合理的仿真器Cellsmarkedwiththesymbol√intheabovetableindicatetheremendedtooltousefordesignsofaparticularsize.Thefollowinggeneralrulesapply:■Ifthedesignisverysmall,saywithlessthan100devices,SpectreLorSpectreTurbosinglethreadarethebestchoice.ThereisnoadditionalperformancegainusingSpectreTurbomulti-threadorAPS.■Indesignswithupto5Kdevices,SpectreTurbobeesthetoolofchoiceandadditionalperformancegaincanbeobtainedbyenablingmulti-threadingwithSpectreTurbo.■Asthedevicesizecontinuestogrow,APSprovidesadditionalvaluewithitsmultithreadingoption.■Fordesignswithmorethan50Kdevices,APSprovidessignificantperformancegainusingbothsingle-threadandmulti-thread.■APSisremendedforanypost-layoutdesign(dominatedbyparasiticelements).APSistargetedattransient,DC,ACandRFanalysisincludinginteractivefeatureslikealter,altergroup,sweep,andMonteCarlo.IncaseofACanalysis,thesimulationisfullyparallelized,resultinginsignificantperformanancegainonlargeandpost-layoutdesigns.TypicallyACanalysesarenotlongsimulations.Otheranalysesarenotsupported.ThefollowingremendationsallowyoutoachievebestperformancewithAPS:■APSwiththe+errpreset=liberalmandlineoptionprovidessufficientaccuracyforthemajorityofdesigns.Onlyhighprecisiondesignsmayrequiretheuseofthemoderateorconservativesettingforthe+errpresetoption.其余的設(shè)置與常規(guī)的Spectre仿真環(huán)境設(shè)置類似，在此不再累述?！?】Calibre對(duì)射頻幅員IC后仿真注意：點(diǎn)擊RunPE*，啟動(dòng)Calibre*RC的GUI，如圖下列圖所示。Outputs菜單中的E*tractionType里，第一項(xiàng)通常選擇TransistorLevel或GateLevel，分別代表晶體管級(jí)提取和門級(jí)提取。第二項(xiàng)可以選擇R+C+CC，R+C，R，C+CC，其中R代表寄生電阻，C代表本征寄生電容，CC代表耦合電容。第三項(xiàng)可以選擇NoInductance，L或L+M，分別代表不提取電感，只提取自感和提取自感與互感。這些設(shè)置由電路圖的規(guī)模和提取的精度而定。在Format一欄中，可以選擇SPECTRE，ELDO，HSPICE等網(wǎng)表形式，也可以選擇Calibre*RC提供的CALIBREVIEW形式。本文中選擇CALIBREVIEW形式。UseNamesFrom可以根據(jù)需要選擇SCHEMATIC或LAYOUT。設(shè)置完畢后，點(diǎn)擊RunPE*，開場(chǎng)寄生參量提取。通常，Calibre*RC先執(zhí)行LVS，之后提取寄生參量，最后將電路圖中的原有的器件和提取出的寄生電容，電阻和電感反應(yīng)到一新生成的帶寄生信息的電路圖中。PE*完成后，彈出如下對(duì)話框：OutputLibrary為輸出電路的library，自動(dòng)生成。CellmapFile一般庫(kù)中已經(jīng)存在，可以找到其相應(yīng)的路勁參加。CalibreViewName可以自己隨便命名，只是在后仿真時(shí)候應(yīng)該調(diào)用相應(yīng)的名字。下面會(huì)講到。我們需要特比注意的是RF器件與一般的MOS器件不同，這類器件的模型是代工廠經(jīng)過實(shí)際測(cè)量得到的參數(shù)，在spicemodel過子電路表示。因此，它的模型中已經(jīng)包含了器件的寄生信息。而且，由于這類器件的面積通常較大，其中的寄生電容和寄生電阻值是相當(dāng)可觀的。比方，在設(shè)計(jì)中，所示的每個(gè)RFMOSFET的寬和長(zhǎng)分別為50um和0.24um，每個(gè)器件包含10個(gè)finger。如果工具對(duì)RF器件的部也進(jìn)展提取，將會(huì)對(duì)導(dǎo)致器件的寄生電容和電阻重復(fù)提取。為了確保提取正確，Calibre*RC提供一種稱為“黑盒〞提取的方法，可以將指定的器件〔通常是RF器件〕看作理想器件。對(duì)其部的節(jié)點(diǎn)之間的寄生電容和寄生電阻不再提取。具體步驟如下：首先，先定義*cell文件，例如；pmoscap_rf*pmoscap_rfmoscap_rf18*moscap_rf18moscap_rf18_nw*moscap_rf18_nwmoscap_rf25*moscap_rf25nmos_rf*nmos_rfnmos_rf_18*nmos_rf_18nmos_rf_18_nodnw*nmos_rf_18_nodnwnmos_rf_25*nmos_rf_25nmos_rf_hvt_nodnw*nmos_rf_hvt_nodnwnmos_rf_lvt*nmos_rf_lvtnmos_rf_lvt_nodnw*nmos_rf_lvt_nodnwnmos_rf_mlvt*nmos_rf_mlvtnnmos_rf_nodnw*nmos_rf_nodnwpmos_rf*pmos_rf…………左邊是幅員單元的名稱，右邊是電路圖單元的名稱。其中所指定的器件幅員和電路圖必須是單獨(dú)的單元。通過這種方式定義幅員和原理圖單元的對(duì)應(yīng)關(guān)系，以及提取寄生時(shí)所需要屏蔽的幅員單元。其次，在*RCrule中添加PE*IDEAL*CELLYES語(yǔ)句。最后，采用gatelevel的方式進(jìn)展寄生參量提取，確保工具將RF器件識(shí)別為一子電路。如果采用GUI的方式，選擇gatelevel提取，而不是transistorlevel級(jí)提取。同時(shí)在input選項(xiàng)中的已經(jīng)建立的*cell文件在設(shè)置好以后點(diǎn)擊RUNPE*,接下去和沒有