PCB設計說明文檔

外框尺寸可根據(jù)元件擺放做適當調(diào)整，但長度不要超過18cm。左邊的兩個DB26接頭和下部的PCI接口位置保持現(xiàn)狀不變，Tl、T2、D1?D32放在bottom層。6層板，層順序依次為top-gnd-sig2-sig3-power-bottom。覆銅層為：top&gnd&power&bottom，覆銅層線間距12mil。sig2與sig3層不做整層覆銅，但在邊緣四周做30mil線寬的封閉包地處理。一般數(shù)據(jù)線寬度控制在6mil，所有時鐘線、控制線、復位線控制在8mil。電源線盡量加粗。線間距整板控制在6mil。BGA下的線寬為5mil，BGA下的線間距為4.5milBGA下的過孔內(nèi)徑為10mil，外徑為18mil，不要再在電、地層單獨分出其他內(nèi)徑的孔。其余的過孔為14/28mil,電源部分適當加大。只有BGA下的過孔屬性為FloodOver，其余地方的過孔屬性為Diagonalo小的阻容元件全都放在bottom層，top層只放IC芯片和大的分立元件。阻抗控制參考平面為gnd和power層信號線連接點做淚滴處理。距離板四周邊緣3mm以內(nèi)不要放置表貼元件。阻容元件盡量放置在底層，IC芯片全部放置在表層，BGA外圍3mm內(nèi)不要放置元件。各BGA器件不要放置在板子的中心位置，可以向左或向右做適當調(diào)整。top層與bottom層做mark點。板卡四個角作1mm圓角處理。U2、U3fanout注意事項：1） 最外側(cè)的2圈BALL不需要打過孔，直接從頂層Fanout出去。2） 內(nèi)側(cè)的1圈BALL基本都是電源或地，直接打過孔連接到電源或地。3） 中間2圈的BALL通過過孔從底層Fanout出去。U2/U3PCBFanout參考設計圖

￡ilflEjfir肛w占&i[J.ii5pl<5,￡ilflEjfir肛w占&i[J.ii5pl<5,爭t切121貞MHmLeWitMLsiHHO孵直上icswxn22證(HHt-ricrarJtunlLitdiawdHTi-4E[4DD甲#tr*■rTm=?d-i*HMii.1E騎**5^I&W.I&DDvat.fs.4-siwzedCnimjA胡u|?■|Gp7|認|蘭|出|?|<| X.|-|片J?=n|；W0rd格式科編輯-感謝下載支持〕T：!除獅 FlsdFIs||M811/JAl1□號昭:□d□Mriirl~ICira湎工QFmdmr□ffJs'Sesh回FMOPwcQDRCumi□畑□t顧□Cte□L?*j■*H*n?|tj□Cnd:diwihwit(E回畑ii.oo.i?moa-.EAllesm13.DDR2SDRAM（U8、U9、U10、Ull）及相關(guān)控制芯片（U2、U3）布線注意事項：1） 建議板級布線遵循SSTL-18信號布線設計規(guī)范。2） U2和U3每個VREF管腳上增加去耦電容；VREF走線寬度盡量寬，建議將VREF在電源層通過銅皮布線，且不能作為信號線的參考平面，與其他信號線間隔20-25mil。3） DDRSDRAM應盡量靠近U223，2片并聯(lián)形成星形拓撲結(jié)構(gòu)，保證分支走線盡量短并要求等長。4） 所有DDR2信號走線必須分布在鄰近地平面的走線層，避免信號走線穿越電源或地分割區(qū)域，必須保證DDR2信號走線都有完整的參考平面，傳輸線阻抗控制在50Q土10%5） 所有信號線盡量短，并且在走線路徑上盡量少打過孔，保證走線阻抗的連續(xù)性。6） 相鄰信號走線間距保持在2?3倍線寬；DDR2信號與非DDR2信號走線間隔至少20mil。word格式-可編輯-感謝下載支持7)避免時鐘信號緊鄰數(shù)據(jù)、地址總線；避免地址信號緊鄰數(shù)據(jù)信號。8)蛇形線間隔20mil。對于數(shù)據(jù)信號線DDR2_DQ[0:31]及數(shù)據(jù)選通信號線DDR2_DQS[0:3],33Q串聯(lián)匹配電阻盡量靠近U2/U3。對于控制信號線DDR2_CKE、DDR2_BA[0:2]、DDR2_CS#、DDR2_RAS#、DDR2_CAS#、DDR2_WE#、DDR2_ODT，與地址信號線DDR2_ADDR[0:13],33Q串聯(lián)匹配電阻應在分支點前并盡量靠近U2/U3，分支點到DDR2SDRAM端的分支走線盡量短并要求等長。對于時鐘/數(shù)據(jù)掩碼信號線DDR2_CLK[0:1]/DM[0:3],22Q串聯(lián)匹配電阻盡量靠近U223端口，保證時鐘走線差分阻抗100Q；DDR2_CLK除了FANOUT外，不要增加額外的過孔；DDR2_CLK走線與其它走線滿足“3W規(guī)則”DDR2_CLK走線不要跨分割，以地為參考平面。DDR2接口中的每一對時鐘信號線DDR2_CK0、DDR2_CK0#與DDR2_CK1、DDR2_CK1#應該嚴格等長，偏差范圍為土50mil，并且建議DDR2_CLK的走線長度小于4.5inch。DDR2_DQS[0:3]以DDR2_CLK時鐘走線長度為參照進行走線，其走線長度相對于DDR2_CLK的走線長度允許的偏差為：土200mil；DDR2_DQS[0:3]之間的走線偏差為：±100mil。DDR2_DQ[0:7]以DDR2_DQS0的走線長度為參照進行走線，其走線長度相對于DDR2_DQS0的走線長度允許的偏差為：±200mil；DDR2_DQ[8:15]以DDR2_DQS1的走線長度為參照進行走線，其走線長度相對于DDR2_DQS1的走線長度允許的偏差為：±200mil；DDR2_DQ[16:23]以DDR2_DQS2的走線長度為參照進行走線，其走線長度相對于DDR2_DQS2的走線長度允許的偏差為：±200mil；DDR2_DQ[24:31]以DDR2_DQS3的走線長度為參照進行走線，其走線長度相對于DDR2_DQS3的走線長度允許的偏差為：±200mil。DDR2_DM0以DDR2_DQS0的走線長度為參照進行走線，其走線長度相對于DDR2_DQS0的走線長度允許的偏差為：±200mil；DDR2_DM1word格式-可編輯-感謝下載支持以DDR2_DQS1的走線長度為參照進行走線，其走線長度相對于DDR2_DQS1的走線長度允許的偏差為：±200mil；DDR2_DM2以DDR2_DQS2的走線長度為參照進行走線，其走線長度相對于DDR2_DQS2的走線長度允許的偏差為：±200mil；DDR2_DM3以DDR2_DQS3的走線長度為參照進行走線，其走線長度相對于DDR2_DQS3的走線長度允許的偏差為：±200mil。地址線DDR2_ADDR[0:13]以DDR2_CLK時鐘走線長度為參照進行走線，其走線長度相對于DDR2_CLK的走線長度允許的偏差為：±650mil?？刂菩盘柧€DDR2_CKE、DDR2_BA[0:2]、DDR2_CS#、DDR2_RAS#、DDR2_CAS#、DDR2_WE#、DDR2_ODT以DDR2_CLK時鐘走線長度為參照進行走線，其走線長度相對于DDR2_CLK的走線長度允許的偏差為：±650mil。DDR2CVENO+DDRCVEI(U2/U3的E4、D3pin之間連線)的長度等于DDR2_CLK時鐘走線長度與DDR2DQS[0:3]的平均走線長度之