EDA實(shí)驗(yàn)報(bào)告31-十六進(jìn)制7段數(shù)碼管顯示譯碼設(shè)計(jì)

EDA技術(shù)與應(yīng)用實(shí)驗(yàn)報(bào)告姓名學(xué)號(hào)專(zhuān)業(yè)年級(jí)電子信息工程實(shí)驗(yàn)題目十六進(jìn)制7段數(shù)碼顯示譯碼設(shè)計(jì)實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)7段數(shù)碼顯示譯碼設(shè)計(jì)和硬件驗(yàn)證通過(guò)VHDL語(yǔ)言設(shè)計(jì)7段數(shù)碼顯示譯碼電路，進(jìn)一步掌握層次化設(shè)計(jì)方法實(shí)驗(yàn)原理數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，輸出表達(dá)為十六進(jìn)制數(shù)。為了滿(mǎn)足十六進(jìn)制數(shù)的譯碼顯示，可利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)輸出信號(hào)LED_7seg的7位分別接數(shù)碼管的7個(gè)段a-b-c-d-e-f-g(-h)，高位在左，低位在右（如果有小數(shù)點(diǎn)，增加h段）。由于使用的是共陰極數(shù)碼管，各個(gè)段接高電平時(shí)發(fā)光，低電平不亮。實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)一：十六進(jìn)制7段數(shù)碼顯示譯碼設(shè)計(jì)用VHDL文本輸入方法，完成十六進(jìn)制計(jì)數(shù)器和7段數(shù)碼顯示譯碼電路設(shè)計(jì)層次化設(shè)計(jì)，建立頂層文件，完成十六進(jìn)制7段數(shù)碼顯示譯碼電路的設(shè)計(jì)每一層次都須進(jìn)行編譯、綜合、適配、仿真，并最終進(jìn)行硬件測(cè)試。實(shí)驗(yàn)步驟實(shí)驗(yàn)一完成十六進(jìn)制計(jì)數(shù)器cont_16.vhdl的設(shè)計(jì)，創(chuàng)建project，編譯、仿真，給出時(shí)序波形圖（詳見(jiàn)P88）完成7段數(shù)碼顯示譯碼電路nt_7seg.vhdl的設(shè)計(jì)，創(chuàng)建project，編譯、仿真，給出時(shí)序波形圖將以上兩個(gè)底層vhdl文件拷貝到頂層文件nt_7seg_top目錄，創(chuàng)建project，用元件例化語(yǔ)句完成頂層電路nt_7seg_top.vhdl的設(shè)計(jì)，編譯、仿真，給出時(shí)序波形圖，引腳鎖定，編程下載，并進(jìn)行硬件測(cè)試實(shí)驗(yàn)結(jié)果及分析1．十六進(jìn)制計(jì)數(shù)器計(jì)數(shù)到“1111”時(shí)cout產(chǎn)生進(jìn)位信號(hào)2.每一次計(jì)數(shù)對(duì)應(yīng)數(shù)碼管不同的顯示譯碼輸出，由頂層文件nt_7seg_top.vhdl的時(shí)序仿真波形圖可見(jiàn)，當(dāng)數(shù)碼管顯示到“71”即對(duì)應(yīng)的十六進(jìn)制“F”時(shí)，計(jì)數(shù)值清零（rst0<=‘0’）,數(shù)碼管重新從“3F”即‘1’遞增至‘F’循環(huán)顯示。實(shí)驗(yàn)過(guò)程中所遇到的問(wèn)題及相應(yīng)的解決方法實(shí)驗(yàn)過(guò)程中，由于在對(duì)頂層文件nt_7seg_top.vhdl進(jìn)行編譯時(shí)，沒(méi)有把兩個(gè)底層文件加入到工程來(lái)，故編程下載后數(shù)碼管沒(méi)有任何顯示，經(jīng)重新建立project，編譯后問(wèn)題得以解決另外在編寫(xiě)程序時(shí)要仔細(xì)，以免寫(xiě)錯(cuò)了段碼導(dǎo)致數(shù)碼管顯示的不是‘1’到‘F’的循環(huán)計(jì)數(shù)，而有個(gè)別譯碼錯(cuò)誤將clk0接到78腳的時(shí)鐘輸出端，可以獲得0-