實(shí)驗(yàn)報(bào)告模板：實(shí)驗(yàn)四 數(shù)字頻率計(jì)設(shè)計(jì)

《EDA與數(shù)字系統(tǒng)設(shè)計(jì)》實(shí)驗(yàn)報(bào)告2011～2012學(xué)年第一學(xué)期2009級(jí)電子信息科學(xué)與技術(shù)專業(yè)班級(jí)：學(xué)號(hào)：姓名：PAGE第4-頁(yè)共4頁(yè)實(shí)驗(yàn)四數(shù)字頻率計(jì)設(shè)計(jì)（1）【實(shí)驗(yàn)?zāi)康摹空莆諗?shù)字頻率計(jì)的Verilog描述方法；學(xué)習(xí)設(shè)計(jì)仿真工具的使用方法；學(xué)習(xí)層次化設(shè)計(jì)方法；【實(shí)驗(yàn)內(nèi)容】用4位十進(jìn)制計(jì)數(shù)器對(duì)用戶輸入時(shí)鐘進(jìn)行計(jì)數(shù)，計(jì)數(shù)間隔為1秒，計(jì)數(shù)滿1秒后將計(jì)數(shù)值（即頻率值）鎖存到4位寄存器中顯示，并將計(jì)數(shù)器清0，再進(jìn)行下一次計(jì)數(shù)。為上述設(shè)計(jì)建立元件符號(hào)【實(shí)驗(yàn)原理】根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1S的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；一秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清零，為下一測(cè)頻技術(shù)周期做好準(zhǔn)備?！境绦蛟创a】（加注釋）【一】moduleCNTL(CLK,CNL_EN,RST_CNL,LOAD);//控制器模塊inputCLK;//輸入控制模塊的計(jì)數(shù)器時(shí)鐘outputCNL_EN,RST_CNL,LOAD;//輸出使能、復(fù)位、裝載信號(hào)regCLK2DIV,CNL_EN,LOAD,RST_CNL; //寄存器類型always@(posedgeCLK)beginCLK2DIV=~CLK2DIV;//分頻器取反endalways@(posedgeCLK)//產(chǎn)生使能信號(hào)和裝載信號(hào)beginCNL_EN=CLK2DIV;//使能信號(hào)賦值LOAD=~CLK2DIV;//裝載信號(hào)賦值endalways@(CLK)//產(chǎn)生復(fù)位信號(hào)beginif(CLK==1'b0&&CNL_EN==1'b0)RST_CNL=1;//復(fù)位信號(hào)置一elseRST_CNL=0;//復(fù)位信號(hào)清零endendmodule【二】moduleCNT10(CLK,RST,EN,COUT,DOUT);//計(jì)數(shù)器模塊inputCLK,RST,EN;outputCOUT;//輸出進(jìn)位信號(hào)output[3:0]DOUT;reg[3:0]Q;//中間變量regCOUT;assignDOUT=Q;always@(posedgeCLKorposedgeRST)//中間變量Q的產(chǎn)生beginif(RST)Q=0;//Q被置為零elseif(EN)if(Q<9)Q=Q+1;//循環(huán)計(jì)數(shù)elseQ=0;endalways@(Q)//Q為時(shí)鐘控制信號(hào)，電平觸發(fā)，產(chǎn)生進(jìn)位信號(hào)beginif(Q==4'b1001)COUT=1;//計(jì)數(shù)器已計(jì)滿一周期elseCOUT=0;//計(jì)數(shù)器沒(méi)計(jì)滿endendmodule【三】moduleRGB4(DIN,LOAD,DOUT);//鎖存器模塊inputLOAD;input[3:0]DIN;output[3:0]DOUT;reg[3:0]DOUT;always@(posedgeLOAD)//LOAD為時(shí)鐘控制信號(hào)，產(chǎn)生輸出信號(hào)DOUT=DIN;//輸出賦值endmodule【四】modulefreg(CLK1HZ,UCLK,led0,led1,led2,led3,rst,en,load);//主模塊inputCLK1HZ,UCLK;//輸入信號(hào)output[3:0]led0,led1,led2,led3;outputrst,en,load;wirein_load,in_rst,in_en;//定義為網(wǎng)線性wire[3:0]dout0,dout1,dout2,dout3;//定義為網(wǎng)線性wirec0,c1,c2;assignrst=in_rst,load=in_load,en=in_en;//給信號(hào)賦值CNTLu1(.CLK(CLK1HZ),.CNL_EN(in_en),.RST_CNL(in_rst),.LOAD(in_load));//元件例化（控制模塊）CNT10u2(.CLK(UCLK),.EN(in_en),.RST(in_rst),.COUT(c0),.DOUT(dout0));//元件例化（計(jì)數(shù)模塊）CNT10u3(.CLK(c0),.EN(in_en),.RST(in_rst),.COUT(c1),.DOUT(dout1));//元件例化（計(jì)數(shù)模塊）CNT10u4(.CLK(c1),.EN(in_en),.RST(in_rst),.COUT(c2),.DOUT(dout2));//元件例化（計(jì)數(shù)模塊）CNT10u5(.CLK(c2),.EN(in_en),.RST(in_rst),.DOUT(dout3));//元件例化（計(jì)數(shù)模塊）RGB4u6(.DIN(dout0),.LOAD(in_load),.DOUT(led0));//元件例化（鎖存器模塊）RGB4u7(.DIN(dout1),.LOAD(in_load),.DOUT(led1));//元件例化（鎖存器模塊）RGB4u8(.DIN(dout2),.LOAD(in_load),.DOUT(led2));//元件例化（鎖存器模塊）RGB4u9(.DIN(dout3),.LOAD(in_load),.DOUT(led3));//元件例化（鎖存器模塊）endmodule【元件符號(hào)與總框圖】仿真結(jié)果：由此圖可以看出，CLK1HZ是周期為1S的時(shí)鐘脈沖，為上升沿，是頻率的時(shí)鐘信號(hào)；UCLK是周期為100ms的時(shí)鐘脈沖，它是輸入變量，此模塊的功能就是對(duì)UCLK進(jìn)行頻率測(cè)量；EN為使能信號(hào)，RST為復(fù)位信號(hào)，LOAD為裝載信號(hào)，此模塊通過(guò)CLK2DIV信號(hào)產(chǎn)生這些信號(hào)，其中當(dāng)CLK有效時(shí)，把CLK2DIV賦值給EN,把CLK2DIV取反以后賦值給LOAD信號(hào)，當(dāng)CLK為低電平而且EN為低電平時(shí)，對(duì)RST賦值。led0,l