EDA電子鐘課程設(shè)計(jì)報(bào)告

PAGE1電子設(shè)計(jì)自動(dòng)化EDA課程設(shè)計(jì)題目：電子鐘設(shè)計(jì)學(xué)院專業(yè)班級(jí)指導(dǎo)老師學(xué)號(hào)姓名日期PAGE14目錄設(shè)計(jì)要求………………（2）設(shè)計(jì)目的………………（2）系統(tǒng)功能概述…………（2）系統(tǒng)組成以及系統(tǒng)各部分的設(shè)計(jì)……（3）1.分秒計(jì)數(shù)模塊CNT_S……（3）2.時(shí)計(jì)數(shù)模塊CNT_H……...（4）3按鍵消抖動(dòng)模塊………….（5）4.分頻模塊FENPING……..（6）5.定點(diǎn)報(bào)時(shí)模塊…………….（7）6.頂層模塊………………….（9）五、下載到實(shí)驗(yàn)箱以后工作情況…………（13）六、課程設(shè)計(jì)心得體會(huì)……（13）七、參考文獻(xiàn)………………（14）一、設(shè)計(jì)要求

設(shè)計(jì)一個(gè)電子鐘，要求可以顯示時(shí)、分、秒，用戶可以設(shè)置時(shí)間，可以實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)功能。系統(tǒng)頂層框圖：

二、實(shí)驗(yàn)?zāi)康?/p>

1.掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。

2.掌握二十四進(jìn)制，六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。

3.掌握CPLD技術(shù)的層次化設(shè)計(jì)方法。

4.了解軟件的元件管理含義以及模塊元件之間的連接概念。

5.掌握電子電路一般的設(shè)計(jì)方法，并了解電子產(chǎn)品的研制開發(fā)過(guò)程，基本掌握電子電路安裝和調(diào)試的方法。

6.培養(yǎng)獨(dú)立分析問題，解決問題的能力三、系統(tǒng)功能概述1.已完成功能完成時(shí)／分／秒的依次顯示并正確計(jì)數(shù)，利用六位數(shù)碼管顯示；時(shí)／分／秒各段個(gè)位滿10正確進(jìn)位，秒／分能做到滿60向前進(jìn)位，有系統(tǒng)時(shí)間清零功能；定時(shí)器：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，通過(guò)揚(yáng)聲器發(fā)出報(bào)時(shí)聲音；時(shí)間設(shè)置，也就是手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對(duì)分／時(shí)鐘進(jìn)行調(diào)整；2.待改進(jìn)功能：1.調(diào)整數(shù)碼管的亮度功能未實(shí)現(xiàn)。2.應(yīng)添加秒表功能。四、系統(tǒng)組成以及系統(tǒng)各部分的設(shè)計(jì)1.分秒計(jì)數(shù)模塊CNT_SVHDL的RTL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT_SISPORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);C:OUTSTD_LOGIC);ENDCNT_S;ARCHITECTUREONEOFCNT_SISSIGNALS_H:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALS_L:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIFCLK'EVENTANDCLK='1'THENIFS_L(3DOWNTO0)<"1001"THENS_L(3DOWNTO0)<=S_L(3DOWNTO0)+1;C<='0';ELSIFS_H(3DOWNTO0)<"0101"THENS_L(3DOWNTO0)<="0000";S_H(3DOWNTO0)<=S_H(3DOWNTO0)+1;ELSES_L(3DOWNTO0)<="0000";S_H(3DOWNTO0)<="0000";C<='1';ENDIF;ENDIF;IFCLR='1'THENS_L(3DOWNTO0)<="0000";S_H(3DOWNTO0)<="0000";ENDIF;OUT_H<=S_H;OUT_L<=S_L;ENDPROCESS;ENDONE;分和秒計(jì)數(shù)器模塊仿真波形如下從仿真波形可知，當(dāng)計(jì)數(shù)到59時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)就清零了，并且產(chǎn)生進(jìn)位信號(hào)，符合設(shè)計(jì)要求。2.時(shí)計(jì)數(shù)模塊CNT_HVHDL的RTL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT_HISPORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT_H;ARCHITECTUREONEOFCNT_HISSIGNALS_H:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALS_L:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIFCLR='1'THENS_H<="0000";S_L<="0000";ELSIFCLK='1'ANDCLK'EVENTTHENIFS_H="0010"ANDS_L="0011"THENS_L<="0000"; S_H<="0000"; ELSIFS_L<"1001"THENS_L<=S_L+1; ELSES_L<="0000"; S_H<=S_H+1;ENDIF;ENDIF;ENDPROCESS;OUT_H<=S_H;OUT_L<=S_L;END;時(shí)計(jì)數(shù)器模塊仿真波形如下3按鍵消抖動(dòng)模塊按鍵消抖動(dòng)有很多方案，這里選擇的是計(jì)數(shù)消抖，即只當(dāng)有效電平到來(lái)后開始計(jì)數(shù)，當(dāng)計(jì)數(shù)值大于一定值后再輸出該有效電平，否則不輸出，從而達(dá)到消抖目的。VHDL的RTL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYXIAODOUISPORT(DIN,CLK:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);END;ARCHITECTURERTLOFXIAODOUISBEGINPROCESS(DIN)VARIABLET:INTEGERBEGINIFDIN='1'THENIFCLK'EVENTANDCLK='1'THENT:=T+1;IFT>10THENDOUT<='1';T:=T-1;ELSEDOUT<='0';ENDIF;ENDIF;ELSEDOUT<='0';T:=0;ENDIF;ENDPROCESS;ENDRTL；消抖模塊電路原理圖如下4.分頻模塊FENPING試驗(yàn)中共用到兩個(gè)不同的頻率1HZ和1000HZ，通過(guò)1MHZ分頻得到。VHDL的RTL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFENPIN1ISPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);END;ARCHITECTUREONEOFFENPIN1ISSIGNALCNT:INTEGERSIGNALCLK_OUT:STD_LOGIC;BEGINPROCESS(CLK_IN)BEGINIFCLK_IN'EVENTANDCLK_IN='1'THENIFCNT=4999999THENCNT<=0;CLK_OUT<=NOTCLK_OUT;ELSECNT<=CNT+1;ENDIF;ENDIF;ENDPROCESS;FOUT<=CLK_OUT;ENDONE;分頻電路原理圖如下定點(diǎn)報(bào)時(shí)模塊當(dāng)整點(diǎn)時(shí)揚(yáng)聲器發(fā)出滴答聲給予報(bào)時(shí)提示。VHDL的RTL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYZDBSISPORT(CLK:INSTD_LOGIC;TENM,ONEM,TENS,ONES:INSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC);ENDZDBS;ARCHITECTUREBEHAVOFZDBSISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFTENM="0000"ANDONEM="0000"ANDTENS="0000"ANDONES="0000"THENQ<='1';ELSEQ<='0';ENDIF;ENDIF;ENDPROCESS;ENDBEHAV;定點(diǎn)報(bào)時(shí)模塊仿真波形定點(diǎn)報(bào)時(shí)模塊電路原理圖6.頂層模塊VHDL的RTL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCLOCKISPORT(CLK0:INSTD_LOGIC;--輸入1MHZCLR0:INSTD_LOGIC; KEY1_M:INSTD_LOGIC;--調(diào)時(shí)調(diào)分鍵 KEY2_H:INSTD_LOGIC;SPEAK:OUTSTD_LOGIC; SECH:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--時(shí)分秒輸出 SECL:OUTSTD_LOGIC_VECTOR(3DOWNTO0); MINH:OUTSTD_LOGIC_VECTOR(3DOWNTO0); MINL:OUTSTD_LOGIC_VECTOR(3DOWNTO0); HOUH:OUTSTD_LOGIC_VECTOR(3DOWNTO0); HOUL:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREONEOFCLOCKIS SIGNALSCLK,SCLK_X:STD_LOGIC;SIGNALSCO1,SCOM:STD_LOGIC; SIGNALSCO2,SCOH:STD_LOGIC;SIGNALS1,S2:STD_LOGIC; SIGNALSMINH,SMINL:STD_LOGIC_VECTOR(3DOWNTO0); SIGNALSSECH,SSECL:STD_LOGIC_VECTOR(3DOWNTO0);COMPONENTCNT_S--分和秒模塊PORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);C:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTCNT_H--時(shí)模塊PORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;COMPONENTFENPIN1--分至1HZPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTFENPIN1000--分至1000HZPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTZDBS--整點(diǎn)報(bào)時(shí)PORT(CLK:INSTD_LOGIC;TENM,ONEM,TENS,ONES:INSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTXIAODOU--消抖模塊PORT(DIN,CLK:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);ENDCOMPONENT;BEGIN PROCESS(CLK0,KEY1_M,KEY2_H,SCO1,SCO2)--調(diào)時(shí)調(diào)分 BEGIN IFCLK0'EVENTANDCLK0='1'THENIFSCO1='1'ORS1='1'THENSCOM<='1'; ELSESCOM<='0'; ENDIF; IF(SCO2='1'ANDSCO1='1')ORS2='1'THENSCOH<='1'; ELSESCOH<='0'; ENDIF; ENDIF; ENDPROCESS;U1:CNT_SPORTMAP(CLK=>SCLK,CLR=>CLR0,C=>SCO1,OUT_L=>SSECL,OUT_H=>SSECH); U2:CNT_SPORTMAP(CLK=>SCOM,CLR=>CLR0,C=>SCO2,OUT_L=>SMINL,OUT_H=>SMINH); U3:CNT_HPORTMAP(CLK=>