實(shí)驗(yàn)二 組合邏輯電路分析與設(shè)計(jì)

PAGEPAGE7實(shí)驗(yàn)二組合邏輯電路分析與設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.掌握組合邏輯電路的分析方法與測(cè)試方法；2.掌握組合邏輯電路的設(shè)計(jì)方法。二、實(shí)驗(yàn)預(yù)習(xí)要求1.熟悉門(mén)電路工作原理及相應(yīng)的邏輯表達(dá)式；2.熟悉數(shù)字集成電路的引腳位置及引腳用途；3.預(yù)習(xí)組合邏輯電路的分析與設(shè)計(jì)步驟。三、實(shí)驗(yàn)原理通常，邏輯電路可分為組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。電路在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前的狀態(tài)無(wú)關(guān)的邏輯電路稱(chēng)為組合邏輯電路。1．組合邏輯電路的分析過(guò)程，一般分為如下三步進(jìn)行：

（1）由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式；

（2）畫(huà)出真值表；

（3）根據(jù)對(duì)真值表進(jìn)行分析，確定電路功能。2．組合邏輯電路的一般設(shè)計(jì)過(guò)程為圖實(shí)驗(yàn)2.1所示。設(shè)計(jì)過(guò)程中，“最簡(jiǎn)”是指電路所用器件最少，器件的種類(lèi)最少，而且器件之間的連線(xiàn)也最少。實(shí)際實(shí)際邏輯問(wèn)題真值表卡諾圖化簡(jiǎn)最簡(jiǎn)邏輯表達(dá)式邏輯電路圖邏輯代數(shù)化簡(jiǎn)邏輯抽象圖實(shí)驗(yàn)2.1組合邏輯電路設(shè)計(jì)方框圖四、實(shí)驗(yàn)儀器設(shè)備1．TPE－ADⅡ?qū)嶒?yàn)箱（+5V電源，單脈沖源，連續(xù)脈沖源，邏輯電平開(kāi)關(guān)，LED顯示，面包板數(shù)碼管等）1臺(tái)；2．四兩輸入集成與非門(mén)74LS002片；3.四兩輸入集成異或門(mén)74LS861片；4.兩四輸入集成與非門(mén)74LS203片。五、實(shí)驗(yàn)內(nèi)容及方法1．分析、測(cè)試74LS00組成的半加器的邏輯功能。

（1）用74LS00組成半加器，如圖實(shí)驗(yàn)2.2所示電路，寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)，驗(yàn)證邏輯關(guān)系。半加和：進(jìn)位：

（2）列出真值表。AB000001101010110-1

（3）分析、測(cè)試用異或門(mén)74LS86與74LS00組成的半加器的邏輯功能，自己畫(huà)出電路，將測(cè)試結(jié)果填入自擬表格中，并驗(yàn)證邏輯關(guān)系。圖實(shí)驗(yàn)2.2由與非門(mén)組成的半加器電路2．分析、測(cè)試全加器電路，設(shè)計(jì)用74LS86和74LS00組成全加器電路，用異或門(mén)、與門(mén)和或門(mén)組成的全加器如圖實(shí)驗(yàn)2.3所示，將測(cè)試結(jié)果填于真值表內(nèi)，驗(yàn)證其邏輯關(guān)系。

全加和:進(jìn)位：圖實(shí)驗(yàn)2.3全加器電路圖輸入輸出00000001010100101110100011011011010111113．設(shè)計(jì)：用“與非門(mén)”設(shè)計(jì)一個(gè)表決電路。當(dāng)四個(gè)輸入端中有3個(gè)或4個(gè)“1”時(shí)輸出為“1”其（1）寫(xiě)出真值表。表實(shí)驗(yàn)2.1真值表輸入輸出輸入輸出ABCDZABCDZ00000100000001010010001001010000110101110100011000010101101101100111010111111111

（2）用卡諾圖化簡(jiǎn)。CDCDAB00110100100110110000001001110010

（3）寫(xiě)出邏輯表達(dá)式，Z=ABC+BCD+ACD+ABD。

（4）用“與非門(mén)”構(gòu)成的邏輯電路圖。圖實(shí)驗(yàn)2.4表決電路邏輯圖4．學(xué)生自行設(shè)計(jì)：設(shè)計(jì)一個(gè)對(duì)兩個(gè)兩位無(wú)符號(hào)二進(jìn)制數(shù)進(jìn)行比較的電路，根據(jù)第一個(gè)數(shù)是否大于、等于、小于第二個(gè)數(shù)，使相應(yīng)的三個(gè)輸出端中的一個(gè)輸出為“1”設(shè)計(jì)如下：輸入兩個(gè)兩位無(wú)符號(hào)二進(jìn)制數(shù)，進(jìn)行比較，若兩數(shù)相等，則F1輸出為1；第一個(gè)數(shù)大于第二個(gè)，則F2輸出為1；第二個(gè)數(shù)大于第一個(gè)，F(xiàn)3輸出為1。(1)真值表如下（AB為第一個(gè)數(shù)，CD為第二個(gè)數(shù)）：輸入輸出輸入輸出ABCDF1F2F3ABCDF1F2F30000100100001000010011001010001000110101000011001101100101000101100010010110011010100110001111001001110011111100(2)用卡諾圖化簡(jiǎn)：F1:CDCDAB00110100100110111000010000100001

F2:CDABCDAB00110100100110110000100011011100

F3:CDCDAB00110100100110110111001100000010

(3)寫(xiě)出表達(dá)式F1=+++F2=++F3=（4）畫(huà)出邏輯電路圖圖上分別為F1，F(xiàn)2，F(xiàn)3，有草稿為準(zhǔn)。六、實(shí)驗(yàn)報(bào)告1.整理實(shí)驗(yàn)數(shù)據(jù)并填表，對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析。實(shí)驗(yàn)結(jié)果與理論結(jié)果相符。2.總結(jié)組合邏輯電路的分析與設(shè)計(jì)方法。組合邏輯電路的分析方法：第一步：根據(jù)給定邏輯電路圖，寫(xiě)出邏輯表達(dá)式第二步：簡(jiǎn)化邏輯函數(shù)表達(dá)式。第三步：列出邏輯電路的真值表。第四步：邏輯功能分析。組合邏輯電路的設(shè)計(jì)方法：按文字描述的邏輯命題寫(xiě)出真值表。由真值表寫(xiě)出函數(shù)表達(dá)式，并化簡(jiǎn)。根據(jù)邏輯函數(shù)表達(dá)式畫(huà)出邏輯電路圖。理論上學(xué)好了，未必能在實(shí)踐中靈活運(yùn)用，在接線(xiàn)時(shí)，如果對(duì)電路沒(méi)有足夠清晰的認(rèn)識(shí)，連接