FPGA實(shí)驗(yàn)全加器 實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)報(bào)告課程名稱：FPGA設(shè)計(jì)及應(yīng)用實(shí)驗(yàn)項(xiàng)目：一位二進(jìn)制全加器實(shí)驗(yàn)時(shí)間：2013年4月1日實(shí)驗(yàn)班級(jí)：xxxx總份數(shù)：1份指導(dǎo)教師：李豪彥電子與信息學(xué)院工業(yè)中心實(shí)驗(yàn)室二〇一三年四月一日

廣東技術(shù)師范學(xué)院實(shí)驗(yàn)報(bào)告學(xué)院：電子與信息學(xué)院專業(yè)：電子信息工程班級(jí)：xxxxx成績(jī)：姓名：xxxxx學(xué)號(hào)：xxxxxxxx組別：組員：實(shí)驗(yàn)地點(diǎn)：工業(yè)中心實(shí)驗(yàn)日期：2013年4月1日指導(dǎo)教師簽名：預(yù)習(xí)情況操作情況考勤情況數(shù)據(jù)處理情況實(shí)驗(yàn)一項(xiàng)目名稱：一位二進(jìn)制全加器一、全加器的VHDL語言：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;（定義元件庫(kù)）ENTITYvf_adderISPORT(ain,bin,cin:INBIT;cout,sum:OUTBIT);ENDENTITYvf_adder;（實(shí)體說明：全加器有三個(gè)輸入端，兩個(gè)輸出端）ARCHITECTUREoneOFvf_adderISSIGNALd,e,f:BIT;BEGINd<=ainANDbin;e<=ainXNOR(NOTbin);f<=eANDcin;cout<=fORd;sum<=eXNOR(NOTcin);ENDARCHITECTUREone;（結(jié)構(gòu)體：根據(jù)邏輯公式得出兩個(gè)輸出端的值）二、進(jìn)行全加器的編譯：通過將VHDL文件進(jìn)行保存，與存為項(xiàng)目之后，即可進(jìn)入編譯狀態(tài)。上圖為編譯成功的結(jié)果，當(dāng)然在一開始編譯的過程中會(huì)出現(xiàn)一些比較常見的錯(cuò)誤，比如文件還沒有被定義，此時(shí)我們應(yīng)該在工作欄中的文件中選擇該文件，如下圖的vf_adder點(diǎn)擊右鍵選擇setasTop_LevelEntity,再進(jìn)行編譯就可以了。三、波形仿真：編譯成功后就可以進(jìn)入波形仿真首先，要建立一個(gè)波形文件，如右圖所示：選中vectorWaveformFile,建立文件。其次，將所有的輸入輸出端拉進(jìn)波形文件里面：然后，設(shè)置好三個(gè)輸入端的狀態(tài)，設(shè)定波形仿真的類型，這一個(gè)步驟很重要，如果沒有做的話，仿真出來的波形就不正確了，如下圖所示，選擇設(shè)置菜單,在設(shè)置菜單中，選中simulator將會(huì)彈出如下圖的窗口，選中Functional這一個(gè)選項(xiàng)，點(diǎn)擊OK即可進(jìn)行仿真。先進(jìn)行GenerateFunctionalSimulationNetlist,在進(jìn)行波形仿真，即可得到下一頁(yè)的圖形。由上圖波形與全加器的真值表相對(duì)應(yīng)可得知這個(gè)全加器的VHDL語言的變成是正確的，能夠得到正確