SOC的低功耗設(shè)計_第1頁
SOC的低功耗設(shè)計_第2頁
SOC的低功耗設(shè)計_第3頁
SOC的低功耗設(shè)計_第4頁
SOC的低功耗設(shè)計_第5頁
已閱讀5頁,還剩3頁未讀, 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進行舉報或認領(lǐng)

文檔簡介

系統(tǒng)集成芯片設(shè)計論文PAGE2SOC的低功耗設(shè)計摘要本文介紹了系統(tǒng)級芯片(SoC)的低功耗趨勢并分析了SOC芯片的功耗情況,接著介紹了當前SOC芯片低功耗技術(shù)的基礎(chǔ)研究內(nèi)容、主流的低功耗設(shè)計技術(shù),最后介紹了最新的零翻轉(zhuǎn)編碼地址總線SOC的低功耗設(shè)計技術(shù)。關(guān)鍵詞SoC,低功耗設(shè)計,零翻轉(zhuǎn)編碼地址總線SOC從20世紀90年代后期SoC(SystemonaChip)出現(xiàn)到現(xiàn)在,隨著超深亞微米工藝的不斷發(fā)展,SoC的發(fā)展日新月異,基于SoC的開發(fā)平臺,分享IP核開發(fā)與系統(tǒng)集成成果成為IT行業(yè)發(fā)展的重要趨勢,在此過程中價值鏈重整導(dǎo)致產(chǎn)品發(fā)展技術(shù)在關(guān)注面積、延遲、功耗的基礎(chǔ)上,向高成品率、高可靠性、低成本、易用性等轉(zhuǎn)移,功耗成為與面積和性能同等重要的設(shè)計指標。低功耗需求是SoC發(fā)展的推動力之一,如何降低功耗又是SoC面臨的艱巨任務(wù)之一。SoC技術(shù)的發(fā)展使得單個芯片集成所有的處理部件成為可能,這些處理部件可以包括基本的晶體管、不同的處理器核、內(nèi)存單元甚至模擬單元。包含了如此眾多的部件,功耗設(shè)計將成為一個關(guān)鍵且復(fù)雜的課題。這是因為:●能源限制,因為隨著便攜式移動通信和計算產(chǎn)品的普及,對電池的需要大大增強,但電池的技術(shù)相對落后,發(fā)展緩慢,這就需要在低功耗領(lǐng)域有所發(fā)展?!耠娐返墓臅哭D(zhuǎn)化成熱能,過多的熱量會產(chǎn)生焦耳熱效應(yīng),加劇硅失效,導(dǎo)致可靠性下降,而快速散熱的要求又會導(dǎo)致封裝和制冷成本提高?!窆拇髮?dǎo)致溫度高,載流子速度飽和,IC速度也無法再提升?!癍h(huán)保期望,功耗降低,散熱也會減少,因而就會減少對環(huán)境的影響。在解決低功耗問題的過程中,人們嘗試了許多方法。在IC發(fā)展的歷史上,通過單純在工藝上縮小器件體積和降低操作電壓來降低功耗,已經(jīng)取得了很大的成效,不過已經(jīng)接近其物理極限。當前在超深亞微米工藝下的SoC設(shè)計過程中,需要在系統(tǒng)級、體系結(jié)構(gòu)級、RTL、門級,到最后的版圖級進行協(xié)同設(shè)計,才能同時保證提高性能和減少功耗。一.SOC器件的功耗分析低功耗研究都從分析功耗的來源入手,主要立足于晶體管級,CMOS功耗可分為三部分,一部分是電路在對負載電容充電放電引起的動態(tài)功耗,另一部分是由CMOS晶體管在跳變過程中的短暫時間內(nèi),P管和N管同時導(dǎo)通而形成電源和地之間的短路電流造成的功耗,第三部分是由漏電流引起的靜態(tài)功耗。式(1)、(2)是SoC功耗分析的經(jīng)典公式:(1) (2)其中是系統(tǒng)的頻率;是跳變因子,即整個電路的平均反轉(zhuǎn)比例;是門電路的總電容;是供電電壓;是電平信號從開始變化到穩(wěn)定的時間。1.跳變功耗跳變功耗是由每個門的輸出端電容充放電形成的,以反相器為例,如圖1所示,設(shè)Vin是周期為T的方波(上升和下降時間很小,忽略不計),當輸入端Vin從高電平變?yōu)榈碗娖綍r,P管逐漸打開,而N管逐漸閉合,所以電源端Vdd給電容CL充電,Vout逐漸變?yōu)閂dd;當Vin從低電平變?yōu)楦唠娖綍r,N管逐漸打開,而P管逐漸閉合,電容CL開始放電到地,從而形成跳變功耗。因此:(3)一個周期包含兩個跳變。輸出端從0變?yōu)?時,電源端損失能量為,通過P管時,能量消耗于阻性通路,以熱量形式釋放;當輸出端從1變?yōu)?時,存儲在電容上的通過N管時轉(zhuǎn)化成熱能。當考慮所有晶體管時,公式(3)就變?yōu)楣剑?)中的第1項。因此跳變功耗主要研究器件工藝的工作電壓如何降低,單元器件負載電容如何減小,部件工作頻率如何降低,電路活動因子如何減小等。2.短路功耗短路功耗也叫直通功耗。如圖2所示,Vin在高、低電平間不斷變化的過程中,當VTn<Vin<Vdd-|VTp|時(VTn為N型管導(dǎo)通電壓值,VTp位P型管導(dǎo)通電壓值),N管和P管都導(dǎo)通,從而有Vdd到Ground的通路,形成短路電流。短路功耗的公式是:(4)其中為電平信號從開始變化到穩(wěn)定的時間,由電路的工藝決定,和分別表示器件電源電壓和閾值電壓,表示電路的跳變周期。公式(4)是假設(shè)對短路電流沒有影響下推導(dǎo)出的,實際上當變大時所需要放電時間延長,如果比輸入端的上升和下降時間長得多,它就不能完全放電,故功耗也會減少。反之,很小,就會導(dǎo)致相對于輸入端的上升和下降時間太短,功耗會增大,所以半導(dǎo)體器件都設(shè)計成輸入和輸出端的上升和下降時間相當。降低短路功耗主要包括如何降低器件工作電壓,如何提高晶體管導(dǎo)通閾值電壓,以及如何改善電路工藝等。3.漏電功耗漏電功耗包括由寄生反向PN結(jié)漏電和亞閾區(qū)漏電引起的功耗,其中寄生反向PN結(jié)漏電引起的功耗很小,可忽略不計,而亞閾區(qū)漏電流的公式如下:∝(5)其中是熱效電壓,為普朗克常量,為單位電荷,為絕對溫度;為閾值電壓。從公式(5)可看出,亞閾區(qū)漏電流與閾值電壓有密切關(guān)系。當閾值減小時,亞閾區(qū)漏電流會呈指數(shù)級快速增大。漏電功耗研究表明其與每個門器件的輸入向量控制相關(guān),在0.13微米后的工藝中,漏電功耗研究重點是輸入向量控制技術(shù)。二.SOC的低功耗技術(shù)功耗基礎(chǔ)研究表明,功耗的降低是有限度的。首先是要限定在性能的約束范圍內(nèi),否則功耗的降低可能會導(dǎo)致性能的大幅度降低。SoC低功耗的設(shè)計應(yīng)該從頂層到底層各個階段進行優(yōu)化設(shè)計的工作,主要運用各級的低功耗策略,如工藝級低功耗技術(shù)、電路級低功耗技術(shù)、邏輯(門)級低功耗技術(shù)、RTL級(寄存器傳輸級)低功耗技術(shù)、體系結(jié)構(gòu)級低功耗技術(shù)、算法級低功耗技術(shù)、系統(tǒng)級低功耗技術(shù)等。1.工藝級低功耗技術(shù) 在當前工藝水平,SoC功耗主要由跳變功耗引起,而從公式(2)得知,通過降低電源供電電壓,可以減少跳變功耗,這也是為什么集成電路由原來的5V供電電壓降為3.3V,又降為后來的1.8V以及1.3V甚至更低。但降低供電電壓會面臨一些問題,因為如果閾值電壓不變,噪聲容限(noisemargin)將會減小,抗干擾能力減弱,信號傳送準確性就會降低。為保持相當?shù)脑肼暼菹?,閾值電壓要隨供電電壓的減少而相應(yīng)的減少。然而,當進入0.13微米工藝后,從公式(5)可看出,閾值電壓的減少會導(dǎo)致靜態(tài)功耗呈指數(shù)級增長。因此用降低電壓的方法來降低功耗,必須用其它的方法補償相應(yīng)的延遲損失,以避免系統(tǒng)性能下降。一個方法是通過開發(fā)系統(tǒng)的并行性和流水線;第二種方法:根據(jù)用戶對電路性能的不同要求,通過操作系統(tǒng)動態(tài)控制時鐘頻率和電源電壓,達到既保證性能要求,又節(jié)約功耗的目的;第三種方法:根據(jù)性能的要求,實時改變供電電壓,在系統(tǒng)的關(guān)鍵路徑上,保持較高的電壓,以保證整個系統(tǒng)的性能,而在非關(guān)鍵路徑上,降低電壓以減少功耗。此外,還可以通過更新工藝降低功耗,如多閾值工藝MTCMOS(Multi-ThresholdVTCMOS)和變閾值工藝VTCMOS(VariableThresholdVTCMOS)。前者在關(guān)鍵路徑上采用閾值較低的器件,而在非關(guān)鍵路徑上用高閾值器件。雖然會因此增大延遲,但由此換得漏電功耗的降低;后者采用動態(tài)改變襯底偏置電壓以改變閾值。工作期間,n型阱(Nwell)偏置電壓維持在Vdd,p型阱(Pwell)偏置電壓維持在0;當待機或者需要低頻工作時,Nwell偏置電壓維持在2Vdd,Pwell偏置電壓維持在1Vdd,這樣也可以通過高閾值達到減少漏電功耗的目的。工藝的進步,會使晶體管長寬尺寸持續(xù)減少,互連線長度減小,電容減小,從而大大有助于降低SoC功耗。2.電路級低功耗技術(shù) SoC中總線的數(shù)據(jù)線和地址線一般都比較多,比較長,每條線都需要驅(qū)動負載,通常占總功耗的15~20%,有的甚至70%以上[3],因而總線低功耗技術(shù)是我們關(guān)注的焦點之一。減擺幅是目前比較成熟的技術(shù),其原理是當輸出端的輸出電壓的高電平是Vswing時,跳變功耗部分就是:(6)因此降低Vswing可以達到降低功耗的目的,利用Domino邏輯電路已經(jīng)可以解決這個問題。電荷再循環(huán)總線結(jié)構(gòu)(ChargeRecyclingBus)是另外一種降低總線功耗的技術(shù),它把整個電勢差分成幾等分,利用總線各數(shù)據(jù)位電容上存儲的電荷電勢的變化來傳輸數(shù)據(jù),本質(zhì)上也是利用了減擺幅技術(shù)。試驗證明,其功耗可以是傳統(tǒng)技術(shù)的10%。3.門級低功耗技術(shù) SoC在深亞微米時代,主要通過低電壓實現(xiàn)低功耗技術(shù),互補CMOS在許多方面都占有很大的優(yōu)勢,并且各EDA廠商也提供很完善的支持,因此在多數(shù)情況下,都選擇互補CMOS。傳輸門在很有限的范圍內(nèi)有其優(yōu)越性,如全加電路(FullAdder)在高電源電壓時功耗低于互補CMOS,在用CPL實現(xiàn)乘法器時,也有很大優(yōu)點。4.寄存器傳輸級(RTL)低功耗技術(shù)RTL低功耗技術(shù)主要從降低不希望的跳變(glitch--Spuriousswitch,hazards)入手,這種跳變雖然對電路的邏輯功能沒有負面的影響,但會導(dǎo)致跳變因子A的增加,從而導(dǎo)致功耗的增加。降低glitch的方法主要是消除其產(chǎn)生的條件,如延遲路徑平衡、用時鐘信號同步減少glitch、結(jié)構(gòu)重構(gòu)等。減少延遲不平衡的延遲路徑的級數(shù),可以極大地降低glitch。例如16位乘法器,如果采用每位進位運算算法,則最大延遲要用15拍,最少延遲是1拍,因而可能會產(chǎn)生大量的glitch,但如果用Wallacetree體系結(jié)構(gòu)乘法器,可以有效平衡延遲路徑級數(shù),從而有效減少glitch。在電路中插入由時鐘信號控制的觸發(fā)器將待傳遞的信號同步[8],可以將觸發(fā)器前面的glitch阻隔在觸發(fā)器處,避免其層層傳遞導(dǎo)致glitch爆炸。但此時需要權(quán)衡引入時鐘樹和觸發(fā)器增加的功耗和面積與得到的改善相比是否值得。結(jié)構(gòu)重構(gòu)是利用在電路中插入緩沖(buffer)的方法來消除因路徑延遲不同而引起的glitch。這種方法一方面需要精確得到器件和連線的延遲數(shù)值,在物理設(shè)計完成之前很難做到,另一方面,對工藝偏差很敏感,路徑平衡的效果很容易偏離設(shè)計期望;還有一種較好的方法是電路中加入冗余電路,可以有效降低glitch,。加入冗余電路可以完全消除glitch對輸出的影響,而且不改變原電路實現(xiàn)的功能,不過,冗余電路本身會增加一定的功耗。5.系統(tǒng)級LP技術(shù) 系統(tǒng)級低功耗技術(shù)主要有門控技術(shù),異步電路等。門控時鐘技術(shù)可以說是當前最有效的低功耗技術(shù)。如果沒有門控時鐘技術(shù),相同的值在每個時鐘周期上升沿到來時都會被重復(fù)加載進后面的寄存器中,這就使后面的寄存器、時鐘網(wǎng)絡(luò)和多選器產(chǎn)生不必要的功耗。在寄存器槽、時鐘網(wǎng)絡(luò)插入門控電路就可以控制和消除這些不必要的寄存器活動,大幅度降低功耗。同步電路中的時鐘樹要消耗大量能量,例如國產(chǎn)通用CPU龍芯1號和龍芯2號的時鐘樹功耗分別占整個芯片功耗的30%和60%,雖然可采用門控時鐘技術(shù)緩解,但仍不能從本質(zhì)上解決問題。由于時鐘頻率需滿足所有模塊的正常工作,因此低速模塊存在速度浪費。而異步電路的工作模式是“事件驅(qū)動”,電路只在需要時工作,因此消除了速度浪費,由于不需同步,沒有全局時鐘,因此也消除了全局時鐘樹功耗。6.零翻轉(zhuǎn)編碼地址總線技術(shù)SoC內(nèi)部,總線上掛著很多功能設(shè)備,導(dǎo)致總線的電容負載很大。如果總線與片外設(shè)備聯(lián)系,那么,它還要驅(qū)動很長的片外連線以及片外設(shè)備,負載高達50pF,比SoC內(nèi)部各個節(jié)點的電容負載0.05pF高出三個量級。一般而言,總線的功耗占SoC總功耗的10%~80%;一個已經(jīng)對內(nèi)部電路優(yōu)化過的SoC,總線功耗約占50%。隨著寬度的增加,總線消耗的功率占SoC總功率的比重越來越大,因此,總線的低功耗設(shè)計很重要。很多通過減少總線動態(tài)翻轉(zhuǎn)來降低總線功耗的算法已經(jīng)被提出來。數(shù)據(jù)總線的數(shù)據(jù)隨機性較大,地址總線的地址向量連續(xù)性較大。它們傳送的數(shù)值各有特點,所以,針對不同類型總線的算法也不一樣。針對數(shù)據(jù)總線有bus-invert算法,針對地址總線有PBE(BasedEncoding)算法、WZE(WorkingZoneEncoding)算法等。總線寬度為N,t時刻,總線需發(fā)送的數(shù)據(jù)為Bt。如果Bt與Bt-1相等,則時刻總線狀態(tài)完全不變;如果Bt與Bt-1不相等,則t時刻,總線就會發(fā)生電平翻轉(zhuǎn)。Bt與Bt-1不同的比特位數(shù)目(0≤N)越大,總線電平翻轉(zhuǎn)的位數(shù)就越多,功耗就越大。當Bt與Bt-1互為反碼,則總線每一位都要翻轉(zhuǎn),此時總線翻轉(zhuǎn)的功耗最大。零翻轉(zhuǎn)編碼法利用降低總線的電平翻轉(zhuǎn)次數(shù),來降低總線功耗。定義bt為內(nèi)核MCU計算出來的t時刻總線數(shù)據(jù)(即編碼前的數(shù)據(jù)),Bt是t時刻已放到總線上的數(shù)據(jù)(即編碼后的數(shù)據(jù)),Jt是解碼器解碼后的數(shù)據(jù)??偩€連續(xù)取址時,相鄰兩次地址的差是相等的,定義為Stride。一般的ROM尋址Stride=1;對Cache尋址時,Stride根據(jù)Cache的尋址特性而定。如果Cache尋址步長是一個word,則Stride=2。編碼需要一個額外的狀態(tài)信號INC。

零翻轉(zhuǎn)編碼的算法步驟如下:計算bt-1+Stride,比較bt與bt-1+Stride;如果bt=bt-1+Stride,表明是連續(xù)尋址,那么Bt=Bt-1,置INC=1;如果bt≠bt-1+Stride,表明是不連續(xù)尋址,那么Bt=bt,置INC=0;④接收端解碼器根據(jù)INC來處理收到的總線數(shù)據(jù)。零翻轉(zhuǎn)解碼的算法步驟如下:計算Jt-1+Stride;如果INC=1,表明是連續(xù)尋址,那么Jt=Jt-1+stride;如果INC=0,表明是不連續(xù)尋址,那么Jt=Bt。中斷和跳轉(zhuǎn)子程序的多少,會影響功耗的降低。中斷和跳轉(zhuǎn)越少,地址向量連續(xù)性越高,零翻轉(zhuǎn)編碼后總線電平翻轉(zhuǎn)越少,節(jié)省的功耗就越大。當?shù)刂房偩€一直連續(xù)尋址時,零翻轉(zhuǎn)法理論上可以達到地址總線的零翻轉(zhuǎn),并且,Stride變量可以根據(jù)尋址對象的不同而設(shè)置成對應(yīng)的數(shù)值。零翻轉(zhuǎn)編解碼器電路結(jié)構(gòu):編碼器組成如圖3左半部分。D1寄存bt-1,加法器將bt-1與Stride相加。比較器EQ比較bt和bt-1+Stride,輸出INC。選擇器MUX的兩組輸入是bt和Bt-1。

編碼器是組合邏輯,不可避免的有毛刺。毛刺雖然時間很短,但依然會增加總線功耗,因此,利用D2、D3觸發(fā)器來同步,過濾掉所有的毛刺。

解碼器結(jié)構(gòu)如圖3右半部分,在接收設(shè)備Memory控制邏輯中實現(xiàn)。寄存器D存儲Jt-1,MUX的兩組輸入是(bt-1+Stride)和Bt。它的結(jié)構(gòu)比編碼器簡單得多。相對整個SoC而言,編碼器和解碼器的電路規(guī)模很小,帶來的額外硬件面積和功耗也很小圖3.零翻轉(zhuǎn)編碼器和譯碼器SoC低功耗設(shè)計技術(shù)遠不止上述所述的各種方法,從上面的各種降低功耗的方法可以看出,SoC系統(tǒng)的功耗優(yōu)化涉及到從物理實現(xiàn)到系統(tǒng)實現(xiàn)的方方面面,是芯片設(shè)計中一個十足的系統(tǒng)工程。目前,低功耗在學(xué)術(shù)界已經(jīng)是一個很熱門的研究領(lǐng)域,許多的科研工作者正在研究各種各樣的解決方案。參考文獻張志敏、常曉濤,SoC低功耗設(shè)計技術(shù)發(fā)展綜述.殷紅、陸生禮,零翻轉(zhuǎn)編碼地址總線SOC的低功耗設(shè)計.DakeLiu;Svensson,C.PowerconsumptionestimationinCMOSVLSIchips.Solid-StateCircuits,IEEEJournalof,

Volume:29,

Issue:6,

June1994Pages:663–670Rjoub,A

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論