VLSI-復習題與思考題n

“VLS工設計基礎”復習題與思考題選用教材：“VLSI設計基礎”李偉華編著電子工業(yè)出版社2002年10月第一版參考教材“半導體集成電路”，張開華編著，東南大學出版社，1995年7月第一版。第1章“VLS工設計基礎概述”復習題與思考題(p.1~3)第2章“MOS器件與工藝基礎”復習思考題(p.4~9)第3章“工藝與設計接口”復習思考題(p.10)第4章“晶體管規(guī)則陣列設計技術”復習思考題(p.10~13)第5章“單元庫設計技術”復習思考題(p.13~17)第6章“微處理器”復習思考題(p.17~22)第7章“集成電路的測試”復習思考題(p.22~23)第1章“VLS工設計基礎概述”復習題與思考題1.為什么CMOS（含BiCMOS）工藝成為VLSI主流工藝？其最大特點是什么？在微電子技術領域，集成電路的制造有兩個主要的實現技術：雙極技術與MOS技術。CMOS以其結構簡單，集成度高，耗散功率小等優(yōu)點，成為當今VLSI制造的主流技術。其最大特點是耗散功率小。2.雙極工藝還有用武之地嗎？雙極技術是以NPN與PNP晶體管為基本元件，融合其他的集成元件構造集成電路的技術方法。雙極器件以其速度高和驅動能力大，高頻、低噪聲等優(yōu)良特性，在集成電路的設計制造領域，尤其是模擬集成電路的設計制造領域，占有一席之地。但雙極器件的耗散功率比較大，限制了它在VLSI系統(tǒng)中的應用。3.以你的體會，你認為集成電路設計師應具備哪些基本技術基礎？設計者必須具備下列的技術基礎：電路與邏輯沒計技術基礎，器件與工藝技術基礎，版圖設計技術基礎和集成電路計算機輔助設計技術基礎。除此之外，設計者還應具備對電路、邏輯、器件、工藝和版圖的分析能力。4.簡要說明描述集成電路技術水平5大指標的含義。當前國內和國際上集成電路產業(yè)在特征尺寸及晶園尺寸方面各達到什么水平？集成度是以一個IC芯片所包含的元件(晶體管或門/數)來衡量，特征尺寸特征尺寸定義為器件中最小線條寬度(對MOS器件而言，通常指器件柵電極所決定的溝道長度的幾何長度)，芯片面積大小，晶片直徑大小，封裝引腳數多少。國內：0.25μm,8英寸(20cm)，國際：0.13μm,12英寸(30cm)。5.微米級、亞微米級、深亞微米級各指什么尺寸，舉例說明之。微米級(micro-M)（3μm、2μm［1985年］、1.5μm、1μm［1989年］）、亞微米級（submicro-SM）（0.7μm、0.5μm［1993年］）發(fā)展到深亞微米（deepsubmicro-DSM）（0.35μm［1997年］、0.25μm、0.18μm［2001年］、0.13μm），超深亞微米或亞0.1μm［2005年］（verydeepsubmicro-VDSM）。6.簡要說明深亞微米電路設計對設計流程的影響。在深亞微米級電路設計中的一個突出矛盾是時序問題。到了深亞微米水平，互連線的延遲將超過門延遲。要求在邏輯設計過程中引入物理設計階段的數據；如何把布局布線工具、寄生參數提取工具的時序分析統(tǒng)計工具集成到邏輯綜合中去。還有一個功耗問題必須考慮?？傊且髮⑶岸嗽O計和后端設計及測試融為一體。7.為什么說嵌入式SoC的設計代表了高科技的設計方法和軟硬件系統(tǒng)？嵌入式SoC是集系統(tǒng)性能于一塊芯片上的系統(tǒng)組芯片，它通常含有一個或多個微處理器IP核（CPU），有時再增加一個或多個DSPIP核，以及多個或幾十個的外圍特殊功能模塊，和一定規(guī)模的存儲器（RAM，ROM）等。針對應用所需的性能將其設計集成在芯片上，而成為系統(tǒng)操作芯片。芯片的規(guī)模常?？梢赃_到數百萬門甚至上千萬門以上，所以嵌入式SoC是滿足應用的系統(tǒng)組成的集成電路產品。嵌入式SoC一方面要滿足復雜的系統(tǒng)性能的需要，另一方面也要滿足市場上日新月異的對新產品的需求，因此嵌入式SoC的設計代表了高科技的設計方法和軟硬件系統(tǒng)8.IP的基本定義是什么？IP核即知識產權產品是在集成電路設計中，IP特指可以通過知識產權貿易，在各設計公司間流通的完成特定功能的電路模塊。9.分別說明硬IP、軟IP、固IP的主要特征。硬IP，也是針對某一工藝完成的版圖設計，并經過后仿真和投片驗證。硬核已完成了全部的前端和后端設計，制造也已確定。它的特點是靈活性最小，知識產權的保護比較簡單。軟IP是包括邏輯描述、網表和不能物理實現的用于測試的文檔(testbenchfile)方式存在的IP，是一段可綜合的高級語言（用C語言或硬件描述語言完成）源程序，用于功能仿真。在進行電路設計時，可以改動IP的內部代碼以適應不同的電路需要，或者IP本身就帶有各種可設置的參數來調整具體的功能。固核是一種介于軟核和硬核之間的IP，通常以RTL代碼和對應具體工藝網表的混合形式提供。固核既不是獨立的，也不是固定的，它可根據用戶要求進行修改，使它適合用于某種可實現的工藝過程。固核允許用戶重新確定關鍵的性能參數。10.嵌入式IP核與通用IP模塊各有什么特點？嵌入式IP核指可編程IP模塊，主要是CPU與DSP，通用模塊則包括存儲器、存儲控制器，通用接口電路，通用功能模塊等。IP模塊的這種劃分，通常是基于商業(yè)方面的考慮，按業(yè)界的一般觀點，提供嵌入式IP核的供應商有比較大的利潤空間，而且生存環(huán)境較好。11.分別說明CPU核與DSP核，存儲器核、存儲控制器核，通用接口電路核，通用功能模塊核各屬于哪種類型？CPU核與DSP核，存儲器核--硬IP；存儲控制器核，通用接口電路核，通用功能模塊核--軟IP。12.虛擬插座接口聯(lián)盟想解決什么問題？1)從IP模塊的提供者來看，問題是如何設計商用IP，如何進行恰當的描述使得既能方便使用者進行再利用又不暴露知識產權的秘密，以及如何對IP模塊進行維護，使它適應技術的發(fā)展；2)從IP模塊的使用方面來看，問題是通過什么渠道可以找到所需要的IP模塊，如何對它進行評估，驗證，如何能夠購買到。如何正確使用以及許多標準化的問題。13.什么是摩爾定律？集成電路的集成度大約每三年就要翻兩番，集成電路的特征尺寸則是每三年以0.7的比率縮小。14.說明如下30個英文縮寫字的含義（不要求寫英文全稱）：MOSFET金屬-氧化物-半導體場效應晶體管IC集成電路LSI大規(guī)模集成電路VLSI超大規(guī)模集成電路ULSI特大規(guī)模集成集成電路GSI巨大規(guī)模集成集成電路SDM深亞微米VSDM超深亞微米SoC系統(tǒng)集成或片上系統(tǒng)IP知權模塊I/O輸入/輸出CPU中央處理器DSP數字信號處理器BIST內建自測試CMOS互補金屬-氧化物-半導體集成電路BiCMOS雙極-互補金屬-氧化物-半導體兼容集成電路MEMS微機電系統(tǒng)MOEMS微光機電系統(tǒng)BioMEMS生物微機電系統(tǒng)VSIA虛擬插座接口聯(lián)盟VCX虛擬部件交易所CAD計算機輔助設計CAE計算機輔助工程EDA電子設計自動化VHDL硬件描述語言ASIC面向特定應用的集成電路ASSP標準專用電路CIF由美國加州工學院開發(fā)的版圖交換格式PG圖形發(fā)生器RTL寄存器傳輸級第2章“MOS器件與工藝基礎”復習思考題1.說明MOS器件的基本工作原理。它與BJT基本工作原理的區(qū)別是什么？MOS器件基于表面感應的原理，是利用垂直的柵壓VGS實現對水平IDS的控制。它是多子（多數載流子）器件。用跨導描述其放大能力。雙極型晶體管(BJT)是利用發(fā)射結、集電結成的體內器件，由基極電流控制集電極電流的兩種載流子均起作用的器件。用電流放大系數描述其放大能力。2.試以柵介質和柵電極的種類對MOS器件進行分類。當前VLSIMOSIC工藝的主流采用何種工藝？以SiO2為柵介質時，叫MOS器件，這是最常使用的器件形式。歷史上也出現過以Al2O3為柵介質的MAS器件和以Si3N4為柵介質的MNS器件，以及以SiO2+Si3N4為柵介質摸MNOS器件，統(tǒng)稱為金屬-絕緣柵-半導體器件--MIS器件。以Al為柵電極時，稱鋁柵器件。以重摻雜多晶硅(Poly-Si)為柵電極時，稱硅柵器件。它是當前MOS器件的主流器件。3.為什么說硅柵工藝優(yōu)于鋁柵工藝？硅柵工藝是利用重摻雜的多晶硅來代替鋁做為MOS管的柵電極，使MOS電路特性得到很大改善，它使|VTP|下降1.1V，也容易獲得合適的VTN值并能提高開關速度和集成度。硅柵工藝具有自對準作用，這是由于硅具有耐高溫的性質。柵電極，更確切的說是在柵電極下面的介質層，是限定源、漏擴散區(qū)邊界的擴散掩膜，使柵區(qū)與源、漏交迭的密勒電容大大減小，也使其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴散之前進行柵氧化，也意味著可得到淺結。鋁柵工藝為了保證柵金屬與漏極鋁引線之間看一定的間隔，要求漏擴散區(qū)面積要大些。而在硅柵工藝中覆蓋源漏極的鋁引線可重迭到柵區(qū)，這是因為有一絕緣層將柵區(qū)與源漏極引線隔開，從而可使結面積減少30%-40%。硅柵工藝還可提高集成度，這不僅是因為擴散自對準作用可使單元面積大為縮小，而且因為硅柵工藝可以使用“二層半布線”即一層鋁布線，一層重摻雜多晶硅布線，一層重摻雜的擴散層布線。由于在制作擴散層時，多晶硅要起掩膜作用，所以擴散層不能與多晶硅層交叉，故稱為兩層半布線．鋁柵工藝只有兩層布線：一層鋁布線，一層擴散層布線。硅柵工藝由于有兩層半布線，既可使芯片面積比鋁柵縮小50%又可增加布線靈活性。當然，硅柵工藝較之鋁柵工藝復雜得多，需增加多晶硅淀積、等離子刻蝕工序，而且由于表面層次多，臺階比較高，表面斷鋁，增加了光刻的困難，所以又發(fā)展了以Si3N4作掩膜的局部氧化LOCOS(LocalOxidationIsolationforMOSIC)工藝，或稱等平面硅柵工藝。4.擴散條、重摻雜多晶硅和金屬布線的性能區(qū)別。擴散條連線由于其電容較大，漏電流也較大，所以盡量少用，一般是將相應管子的源或漏區(qū)加以延伸而成。擴散條也用于短連線，注意擴散條不能跨越多晶硅層，有時把這層連線稱為“半層布線”。因硼擴散薄層電阻為30～120Ω/□，比磷擴散的R□大得多，所以硼擴散連線引入的分布電阻更為可觀，擴散連線的寄生電阻將影響輸出電平是否合乎規(guī)范值，同時也因加大了充放電的串聯(lián)電阻而使工作速度下降．因此，在CMOS電路中，當使用硼擴散條做連線用時要考慮到這一點。詳見下表。5.畫出MOS器件的輸出特性曲線。指出MOS器件和BJT輸出特性曲線的異同。雙極性晶體管的輸出特性曲線形狀與MOS器件的輸出特性曲線相似，但線性區(qū)與飽和區(qū)恰好相反。MOS器件的輸出特性曲線的參變量是VGS，雙極性晶體管的輸出特性曲線的參變量是基極電流IB。

6.畫出增強型(Enhancement)NMOS晶體管和耗盡型(Depletion)NMOS晶體管的輸出特性曲線。標出它們閾值電壓VT(Thresholdvoltage)、夾斷電壓VP(pinch-off)的符號。耗盡型NMOS晶體管夾斷電壓VP的符號為負。增強型NMOS晶體管閾值電壓VT的符號為正。7.畫出增強型NMOS晶體管，耗盡型NMOS晶體管，增強型PMOS晶體管，耗盡型PMOS晶體管的表示符號。在實際的應用中，一般采用哪幾種MOS晶體管？在實際的應用中，一般采用增強型NMOS晶體管，耗盡型NMOS晶體管，增強型PMOS晶體管。8.列出影響MOS晶的閾值電壓VT的因素。為什么硅柵NMOS器件相對于鋁柵NMOS器件容易獲得增強型器件？第一個影響閾值電壓的因素是作為介質的二氧化硅(柵氧化層)中的電荷Qss以及電荷的性質。第二個影響閾值電壓的因素是襯底的摻雜濃度。第三個影響閾值電壓的因素是由柵氧化層厚度tOX決定的單位面積柵電容的大小。第四個對器件閾值電壓具有重要影響的參數是柵材料與硅襯底的功函數差ΦMS的數值。鋁柵的ΦMS為-0.3V硅柵為+0.8V。所以硅柵NMOS器件相對于鋁柵NMOS器件容易獲得增強型器件。9.寫出MOS晶體管的線性區(qū)、飽和區(qū)和截止區(qū)的電流-電壓特性方程。何謂薩式方程？薩式方程就有MOS晶體管的電流-電壓特性方程。10.說明MOS晶體管的最高工作頻率同柵極輸入電容之間的關系。MOS晶體管的最高工作頻率柵極輸入電容正比于柵區(qū)面積乘單位面積柵電容。11.什么是MOS晶體管的襯底偏置效應？CMOS倒相器有襯底偏置效應嗎？當MOS晶體管的源極和襯底不相連時，即VBS(Bulk-Source)≠0的情況，由基本的pn結理論可知，處于反偏的pn結的耗盡層將展寬。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷數。對器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數值提高。對NMOS，VTN更正，對PMOS，VTP更負，即閾值電壓的絕對值提高了。CMOS倒相器沒有襯底偏置效應，但CMOS傳輸門有。12.分別說明TTL、ECL、CMOS的基本邏輯單元。TTL的基本邏輯單元是與非門。ECL的基本邏輯單元是或非門。CMOS的基本邏輯單元是倒相器和傳輸門。13.畫出CMOS倒相器的電路圖和剖面圖。CMOS結構的特點是什么？所謂CMOS(ComplementaryMOS)，是在集成電路設計中，同時采用兩種MOS器件：NMOS和PMOS，并通常配對出現的一種電路結構。CMOS電路及其技術已成為當今集成電路，尤其是大規(guī)模電路、超大規(guī)模集成電路的主流技術。CMOS結構的主要優(yōu)點是電路的靜態(tài)功耗非常小，電路結構簡單規(guī)則，使得它可以用于大規(guī)模電路、超大規(guī)模集成電路。CMOS電路的特點(1)靜態(tài)功耗小CMOS電路最為突出的優(yōu)點是徽功耗，其靜態(tài)功耗是微瓦數量級甚至是納瓦數量級，這一優(yōu)點使得CMOS在LSl／VLSI中占有重要地位。CMOS的動態(tài)功耗值隨工作頻率的升高而增大，甚至接近某些LSTTL電路的功耗值。但從系統(tǒng)來看，CMOS電路的功耗仍比TTL電路低得多。(2)工作電源電壓范圍寬CMOS電路的工作電源電壓可在3~18V內波動，由于工作電源電壓范圍寬，因此選擇電源電壓靈活方便，對供電線路要求低，允許有較大的波紋，(甚至末加穩(wěn)壓的電源也可以使用)。(3)噪聲容限高CMOS電路本質上是一種噪聲容限高的器件，不論輸入高電平還是輸入低電平。輸入電壓噪聲容限的典型值高達電源電壓的45％(技術規(guī)范為大于電源電壓30％)。(4)邏輯擺幅大CMOS電路的輸出邏輯高電平近似等于電源的高電子電位VDD；邏輯低電平近似等于電源的低電平電位VSS。即輸出邏輯擺幅近似等于工作電源電壓值。采用的電源電壓越高，輸出邏輯擺幅也越大，電源電壓的利用系數是最高的。(5)輸入阻抗高CMOS電路的輸入端一般都是由保護二極管和串聯(lián)電阻構成的保護網絡。在正常工作電壓范圍內，這些保護二極管均處于反向偏置狀態(tài)，直流輸入阻抗取決于這些二極管的泄漏電流。通常情況下，等效輸入電阻大于108Ω，一般可達1010Ω。14.為什么通常PMOS管的(W／L)P比NMOS管的寬長比(W／L)N大？大多少倍？因為有效電子遷移率比有效空穴遷移率約高出2.5倍，為保證導電因子相等，進而保證有對稱的電流特性、跨導等，往往在設計輸出級電路時，要求PMOS管的(W／L)P比NMOS管的寬長比(W／L)N大2.5倍。15.何謂CMOS結構的Latch-Up效應？說明它的危害。舉出3條可以減少發(fā)生該效應的準則。Latch-Up(鎖定)是體硅CMOS存在一種寄生電路的效應，它會導致VDD和VSS短路，使得晶片損毀，或者至少系統(tǒng)因電源關閉而造成失效。1)．每個襯底要有適當的襯底接點(或阱接點)。2)．每個襯底接點應該接到傳輸電源的金屬上。3)．襯底接點要愈靠近接到電源的源極。這可以降低Rs和Rw值。4)．每5到10個晶體管要有一個襯底接點。5)．N型器件要靠近Vss，P型器件要靠近VDD。最容易發(fā)生Latch-Up的地方是在輸入、輸出焊接區(qū)(I/OPad)結構中，因為那里會有大量的電流流過。通常采用專門設計的I/OPad。16.畫出二輸入CMOS與非門和CMOS二輸入或非門電路圖?？梢栽O計CMOS八輸入與非門嗎？不能直接設計CMOS八輸入與非門，因為當MOS管串聯(lián)工作時，串聯(lián)結構的器件將存在襯底偏置效應。從圖(a)上可以看到在與非門中的NMOS管的襯底都是連接到地，而M3的源端電位并不為0，這樣，M3就存在襯底偏置效應，它的閾值電壓將提高，相應的導通過程變緩。輸入端越多，串聯(lián)的NMOS晶體管越多，最上邊的NMOS管襯底偏置越嚴重，對信號的響應越滯后。在或非門中有類似的情況，只不過襯底偏置效應發(fā)生在串聯(lián)的PMOS管上，越下邊的PMOS越嚴重。通常輸入端子數不超過四個。17.寫出異或門的邏輯表達式功能，為什么說在運算邏輯方面，它是一個非常重要的邏輯部件？異或門具有運算的功能，在運算邏輯方面，它是一個非常重要的邏輯部件。當A和B均為0時，Z=0，當A和B均為1時，Z也為0，當A和B不相同時，Z=1。這樣的關系正好滿足二進制加的本位和的規(guī)律，所以，異或門常作為加法器的基本組成單元使用。18.NMOS傳輸門和PMOS傳輸門在傳輸高電平和低電平時，各有什么特點。NMOS傳輸門在傳輸高電平時，有閾值電壓損耗，NMOS傳輸門可以完全地傳輸低電平。PMOS傳輸門在傳輸低電平時，有閾值電壓損耗，PMOS傳輸門可以完全地傳輸高電平。19.何謂三態(tài)邏輯？三態(tài)門是一種非常有用的邏輯部件，它被廣泛地應用在總線結構的電路系統(tǒng)中。所謂三態(tài)邏輯，是指該邏輯門除了正常的“0”、“1”兩種輸出狀態(tài)外，還存在第三態(tài)：高阻輸出態(tài)(Z)。20.畫出CMOS傳輸門的電路圖，它有襯底偏置效應嗎？CMOS傳輸門有襯底偏置效應。21.D型鎖存器和觸發(fā)器的主要區(qū)別是什么？鎖存器是雙穩(wěn)態(tài)電路的最簡單形式。它具有記憶或存貯二進制觸發(fā)脈沖信息的功能。當時鐘脈沖CP的使能電平一到，數據即可進入，并立即反映在輸出端。在數據輸入后就可被CP的禁止電平所封鎖，因此也稱為“透明鎖存器”。觸發(fā)器(Flip-Flop)觸發(fā)器是數字電路中的一種基本邏輯單元。它除了象鎖存器那樣具有記憶功能外，還可以構成計數、移位等功能。因此其電路也是在鎖存器的基礎上再作改進而成。它沒有空翻現象22.集成電路生產線(ICproductionLine)與標準工藝加工線(Foundry)有何主要區(qū)別？集成電路大批量生產線(ICMassProductionLine)這是一種傳統(tǒng)的IC生產線。其功能是大批量生產單品種(或品種系列)通用IC如各種DRAM生產線等。其產品由廠方自己設計，并對產品的最終性能負責。這種生產線的產品質量穩(wěn)定、成本低廉，但缺乏柔性。其年投片量通常達到10萬片以上(相應的年電路產量為幾千萬塊，乃至幾億塊)，才能達到經濟生產規(guī)模而具有國際市場競爭力。建立這樣一條生產線的資金已由數千萬美元上升到數億(10億以上)美元，生產運行費也相應增加，而產品的單位功能價格卻繼續(xù)大幅度下降。標準工藝加工線(Foundry)引入IC后，通常稱之為晶園代工線，它是用來制造用戶特定設計的ASIC的一種方式，它運用成熟的標準工藝為多方用戶服務，既保證有符合技術規(guī)范要求的性能，又保證有相當高的成品率，還要按照用戶選擇，提供輔助性的服務，包括設計程序、試驗和封裝等。23.列舉出深亞微米工藝的主要優(yōu)點。深亞微米工藝的主要優(yōu)點如下。(1)面積(Size)縮小、(2)速度(Speed)提高、(3)功耗(PowerConsumption)降低24.依照工藝順序，說明p阱硅柵CMOS電路工藝最少所需掩模版的名稱。最少需如下8塊掩膜。掩膜1：P阱光刻，確定P阱區(qū)域的大小和區(qū)域，使NMOS管可以位于阱中。掩膜2：光刻有源區(qū)，確定薄氧化層區(qū)域的大小和位置，以便將來形成柵極以及注入N型和P型離子成為MOS晶體管的源極和漏極，而原來的厚氧化層在此區(qū)域中將被刻蝕掉并生長成薄氧化層。掩膜3：光刻多晶硅，確定多晶硅柵極的位置和多晶硅連線的圖形，該掩膜確定了P型MOS和N型MOS晶體管溝道的長度。掩膜4：P+區(qū)光刻，用于形成P型離子注入區(qū)域，構成P型MOS晶體管。掩膜5：N+區(qū)光刻，與掩膜4成互補形式，與掩膜4有相同的功能，同樣是為了制做MOS晶體管。掩膜6：光刻接觸孔，用來確定接觸孔的位置和大小。掩膜7：光刻鋁引線。掩膜8：刻鈍化孔。第3章“工藝與設計接口”復習思考題1.IC工廠—般會向用戶提供哪些資料？IC工廠—般會向用戶提供如下5方面的資料，即電學設計規(guī)則，版圖設計規(guī)則，單元電路信息，SPICE模型和連線電容。2.電學設計規(guī)則包括哪些內容？包括3個方面，即工藝參數、晶體管的電學參數、電阻參數。3.工藝對設計的制約包括哪些方面？

l)最小加工尺寸和集成度對設計的制約。任何一條工藝線均有標稱加工尺寸，這樣的標稱尺寸就決定了我們設計的MOS器件的溝道長度L。另一方面，即使是具有相同的標稱尺寸，在各圖形具體的加工精度上還有差別。工藝線的加工還有一個最大芯片尺寸(粗略地反應了集成度)的限制。2)標準工藝流程對特殊工藝要求的制約。通常是要求設計遷就工藝，如果不是特別的需要，設計者盡量地不要增加額外的工藝要求。3)工藝參數對設計的制約。由工藝決定的電路的重要參數有閾值電壓、薄層電阻和單位面積電容等。4.為什么說閾值電壓是MOS結構的重要參數？什么是場區(qū)的閾值電壓？如果電路的正負電源電壓之和等于15V，則場區(qū)閾值電壓應等于多少？閾值電壓的數值及其誤差大小對電路性能將產生重要的影響。對硅柵MOS器件，閾值電壓反映了襯底摻雜濃度，柵氧化層厚度，柵氧化層中含有的電荷性質與數量，以及多晶硅與襯底的功函數差。通常要求場區(qū)的閾值電壓大于集成系統(tǒng)電源電壓范圍再加20％的電源電壓波動。例如，電路的正負電源電壓之和等于15V，則場區(qū)閾值電壓應大于18V。5.版圖設計規(guī)則包括哪些內容？設計規(guī)則由兩個子集組成：幾何設計規(guī)則和電學設計規(guī)則。幾何設計規(guī)則給出的是一組版圖設計的最小允許尺寸，設計者不能突破這些最小尺寸的限制，也就是說，在設計版圖時對這些位置的版圖圖形尺寸，只能是大于或等于設計規(guī)則的描述，而不能小于這些尺寸，它是集成電路版圖設計的依據。這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現的。設計規(guī)則本身并不代表光刻、化學腐蝕、對準容差的極限尺寸，它所代表的是容差的要求。電學設計規(guī)則給出的是將具體的工藝參數及其結果抽象出的電學參數，是電路與系統(tǒng)設計、模擬的依據6.簡要說明版圖幾何設計規(guī)則的描述方法。有兩種描述方法：一是規(guī)整格式。在這類規(guī)則中，把絕大多數尺寸規(guī)定為某一特征尺寸的某個倍數。二是用具體的數值進行描述，數值單位是μm，被稱為微米設計規(guī)則，也稱為自由格式。第4章“晶體管規(guī)則陣列設計技術”復習思考題1.為什么說只讀存儲器是不揮發(fā)存儲器？只讀存儲器(ReadOnlyMemory，ROM)它又稱固定存儲器。ROM是把數據固定地存儲起來，然后按給定地址進行讀出，但不象RAM那樣可以隨時快速寫入和修改，只能讀出。它在停電后照樣能長期保存數據，所以又被稱為不揮發(fā)存儲器(NonvolatileMemory)。2.何謂MROM？MROM即掩膜ROM(MaskROM)是通過工藝制作過程使單元陣列中的各個單元按要求制成“1”或“0”單元，它是由一次掩膜和加工所完成的。3.說明圖4-4所示硅柵NMOS或非結構ROM的局部版圖的區(qū)別。圖4-4(a)所示的硅柵NMOS或非結構ROM的版圖，以多晶硅條為字線(圖中水平線)，以鋁線做位線(圖中豎直線)，以n+擴散區(qū)做地線，并且地線間隔排列即采用共用地線(共用源區(qū))結構，在需要制作NMOS管的字線、位線交叉點處做一個n+擴散區(qū)形成源漏，與水平硅柵構成NMOS晶體管。圖4-4(b)則顯示了另一種結構的硅柵NMOSROM。與(a)圖不同的是，它在所有的字線、位線交義點都制作NMOS管，所不同的是有的NMOS管能夠在正常信號下工作，有的則不能工作。它采用離子注入的方法，在不需要NMOS管的地方，預先在多晶硅下注入硼離子，使此處的襯底表面P型雜質濃度提高，使NMOS管的閾值電壓提高到大于電源電壓，這樣，字線上的信號不能使此處的NMOS管導通，從而該NMOS管不起作用，達到選擇的效果。在這兩種結構中值得注意的是，由于用擴散區(qū)做地線，為防止擴散電阻使地線的串聯(lián)電阻過大，ROM塊不能很大，對大容量ROM應分塊處理。4.說明采用離子注入方法確定晶體管選擇的優(yōu)點。采用離子注入的方法確定晶體管的選擇的優(yōu)點是：結構簡單，對不同的數據或邏輯，只需—塊掩模版就可以加以確定；保密性好，由于離子注入采用的是光刻膠保護，注入完畢后去除光刻膠，在硅片表面不留圖形痕跡。5.門陣列設計技術的顯著特點是什么？門陣列設計技術的顯著特點是器件結構已預先制造好，即是說基片上已預先制造好固定的晶體管或者門單元陣列，以及固定的輸入輸出壓焊點和固定的布線通道(門海除外)。這種功能未經定義的基片通常稱為門陣列母片。門陣列電路在ASIC市場份額中占據了很重要的地位。門陣列由于其設計過程自動化程度高，設計和制造周期較短，價格較低，特別適宜批量較小的ASIC設計。6.說明圖4-11所示采用標準CMOS結構MUX電路中，邏輯電平提升電路的工作原理。邏輯電平提升電路是一個由倒相器和PMOS管組成的正反饋回路。當NMOS結構的MUX在傳輸高電平時，隨著Z端電位不斷地上升(對節(jié)點電容充電)，倒相器的輸出電位不斷地下降，使得PMOS管由原先的截止轉向導通，加快了Z點電位的提升速度，這時，即使MUX中的NMOS管已經截止(因為閾值損耗)，通過導通的PMOS管仍然能夠將Z點的電位提升到電源電壓VDD。另一方面，在MUX的輸出端還同時得到了一個反相的信號，增加了邏輯運用的靈活性。7.門陣列的單元庫通常提供什么信息？門陣列的單元庫可提供如下信息：(1)單元庫具備單元電路圖、邏輯圖、功能描述、電學參數等電路單元信息，并以手冊形式提供給ASIC設計者選用；(2)提供門陣列設計所需要的圖形符號庫，電路功能庫、單元內部版圖數據庫，以供特定的CAD系統(tǒng)應用；(3)提供與工藝制造相關的資料、信息；(4)提供單元電路的幾何尺寸、版圖數據。8.為什么通常用四管單元做為CMOS門陣列的標準門？所謂的標準門是用于定義門陣列規(guī)模的參考。以現在被廣泛應用的CMOS門陣列為例，它的規(guī)模是用標準二輸入“與非門”或二輸入“或非門”進行定義。這樣的一個標準門有兩對MOS管：兩只PMOS和兩只NMOS，它也被稱為四管單元。四管單元又可構成一個倒相器和一個傳輸門。如果說4000門規(guī)模，則表示在門陣列的內部將有16000只MOS管，這里并未計及I/O單元引入的晶體管數量。9.如果門陣列采用雙層金屬布線，通常采用何種布線方式？如果門陣列的布線結構采用水平布線和垂直布線嚴格分層的設計規(guī)則。是雙層金屬引線，通常也是一層為水平布線，一層為垂直布線。10.固定門陣列和優(yōu)化門陣列有何區(qū)別？門陣列分為固定門陣列和優(yōu)化門陣列。所謂固定門陣列是指門陣列芯片中陣列的行數、列數、每行的門數，以及四周的I/O單元數等均為固定的結構。優(yōu)化門陣列是一種不規(guī)則的門陣列結構，所謂不規(guī)則是指它的單元行的寬度不完全相同，即每行的單元數有多有少，布線通道的容量不完全相同。這是因為優(yōu)化門陣列結構的門數是由待集成的電路的規(guī)模確定，沒有多余的單元，也沒有多余的水平布線道。但總體上，優(yōu)化門陣列還是行式結構，它的設計仍然遵循門陣列的設計準則。11.母片的獲取有幾種途徑？母片的獲取有兩種途徑：一是由CAD軟件提供商推薦半導體公司所生產的，與CAD系統(tǒng)相匹配的母片，二是在有關半導體公司或廠家定制母片。從第一條途徑可以購買到一定規(guī)格系列的母片，這里所指的規(guī)格包括兩個方面的參數，即速度參數和門的規(guī)模。與速度參數相關的是器件的尺寸，如MOS器件的最小溝道長度、寬長比等。以第二種途徑獲取的母片比較容易與后期的設計相匹配，這是因為母片和金屬掩模是在同一個CAD系統(tǒng)中設計，采用同一個幾何設計規(guī)則，并且通常整套掩模(包括金屬布線掩模版)也是在同一制版系統(tǒng)中完成的。12.何謂門海結構門陣列？單元之間是如何實現隔離的？所謂門海結構門陣列是無通道型門陣列，簡稱門海。門海與通道型門陣列的差異在于母片上沒有特定的布線通道區(qū)，即沒有預設用于走線的區(qū)域。門海結構中，基本結構單元沿水平和垂直兩個方向重復分步，占據整個門陣列分布區(qū)域，只有外圍輸入輸出電路部分不含這些基本結構單元。宏單元之間是通過正常的晶體管實現隔離的，作隔離用的晶體管的柵分別接VDD(對P型管)和GND(對N型管)，這樣隔離管就處于截止狀態(tài)，使相鄰宏單元在電學上相互隔離。13.門陣列結構中采用多層布線有哪些優(yōu)點？門陣列結構中采用多層布線具有以下優(yōu)點：①由于布線幾乎全部采用金屬，因而連線短，提高了速度；②增加了設計的靈活性，極大的減少了布局布線的困難程度，③可以加大布線的條寬，減小導線的電流密度，提高了電路和可靠性；④減小互連所占用的面積，從而提高電路的集成度和性能：⑤隨著CAD技術的實用化，采用自動布線程序和單元庫，使設計周期縮短。14.什么是嵌入式門陣列？在一個芯片上將門陣列，標準單元混合在一起，構成更大功能的嵌入式門陣列(embededarray)，不但有利于用戶靈活、經濟地進行系統(tǒng)設計，而且還可得到最佳性能價格比?？梢哉J為嵌入式門陣列是把門陣列上鋪滿的門單元挖空一部分，嵌上RAM或高功能、高集成度的標準單元而成，它能夠實現標準單元的功能和門陣列較短的試制周期(TAT)，即從開發(fā)結束到制成器件所需的時間短，是—種很有發(fā)展前景的ASIC產品。第5章“單元庫設計技術”復習思考題1.門陣列與單元庫技術的主要區(qū)別是什么？門陣列，是將尺寸相同的MOS晶體管（增強型NMOS晶體管、耗盡型NMOS晶體管和增強型PMOS晶體管）“搭建”成常用的基本邏輯門。而單元庫技術所面對的直接是邏輯部件，對每個邏輯部件都進行專門地設計，即具有一定邏輯操作和運算功能的部件，它可能是一個邏輯門，也可能是一個功能塊，甚至是一個功能相對完整的子系統(tǒng)。2.簡要說明單元庫設計技術兩種主要的設計方法。單元庫設計技術分為兩種主要的設計方法：標準單元設計技術和宏單元、積木塊設計技術。標準單元設計技術，是指采用經過精心設計的邏輯單元版圖，按芯片的功能要求排列而成集成電路的設計技術。標準單元由于受到高寬比的限制，單元的規(guī)模有限，在構造大的功能模塊時，必須采用單元拼接方法。對隨機邏輯，通常采用這種方法，對有些模塊，采用這種方法將對電路性能產生影響，甚至不可能實現一些所需要的邏輯。因此，在設計上常常需要更大的單元模塊，這就要突破標準單元的外部限制，具體的講，就是突破標準單元在高度上的限制，這些單元被稱為積木單元。3.標準單元的版圖有哪些特征？標準單元的版圖具有以下三個特征：?各單元具有相同的高度，可以有不同的寬度。?單元的電源線和地線通常安排在單元的上下端，從單元的左右兩側同時出線，電源、地線在兩側的位置要相同，線的寬度要一致，以便單元間電源、地線的對接。?單元的輸入/輸出端安排在單元的上下兩邊，要求至少有一個輸入端或輸出端可以在單元的上邊和下邊兩個方向引出。引線具有上下出線能力的目的是為了線網能夠穿越單元。由于單元設計上的規(guī)格化和標準化，這些單元被稱為“標準單元”。這些單元經過人工優(yōu)化設計，經過設計規(guī)則及性能模擬的驗證，并通常要經過對實驗芯片的實際測定，較之門陣列，它的面積與性能都有很大程度的改善。4.圖5-2是一個簡單倒相器的邏輯符號、單元拓撲和單元版圖。分別說明邏輯符號、單元拓撲和單元版圖起的作用。繪出其電路圖并說明單元版圖中兩個MOS管的柵和漏是如何聯(lián)結的。能判斷出VDD、VSS嗎？(1)邏輯符號描述是一個圖形符號，它代表一個邏輯，邏輯符號的描述應符合國際標準或國家標準。另一個需要注意的問題是符號的惟一性，即一個符號和名稱只能代表一個單元。(2)單元拓撲是具體版圖的主要特征的抽象描述，它去掉了版圖內部的具體細節(jié)，保持了單元的主要特征，有效地減少了數據量，提高了設計效率。單元拓撲是對單元的外部尺寸和出線位置的描述。由于標準單元規(guī)定了單元高度必須一致，所以外部單元尺寸的描述就主要是寬度的定義，通常用高寬比進行描述。(3)單元版圖一般由人工設計，標準單元的電源線、地線同時從單元兩側出線，且位置、線寬要一致。考慮到抑制CMOS的可控硅效應，圖5-2的版圖中就采用了雙隔離環(huán)結構。5.標準單元技術需要制作全套掩模嗎？是的。標準單元與優(yōu)化門陣列一樣，沒有多余的器件，它也需要全套制作掩模，進行全工藝過程制備，所不同的是標準單元電路性能改善，芯片面積縮小，實現了整體優(yōu)化和局部優(yōu)化。6.一個標準單元庫能對應于多條工藝線的制作能力嗎？不能。因為標準單元的版圖和工藝選擇、工藝水平關系很大。一個標準單元庫只能對應于—條工藝線的制作能力，也就是說，用某一套標準單元設計系統(tǒng)設計的芯片，并不是放在任何一條工藝線上都能生產。即使是相同的工藝，如CMOS工藝，幾何設計規(guī)則不同，設計的標準單元也必定不同。7.如何用標準單元技術實現集成電路或集成系統(tǒng)版圖？用標準單元技術實現集成電路或集成系統(tǒng)版圖的過程通常分為三步：首先，對輸入邏輯進行標準單元結構的布局，這時采用的是標準單元庫中單元拓撲圖。其次，根據輸入邏輯的網絡進行布線，得到連接關系圖。最后，將單元版圖填入單元拓撲，并將線網連接關系轉換為具體的布線即線網的幾何圖形。8.選取什么樣的標準單元的寬度和高度的比值比較合適？通常，標準單元的寬度和高度的比值在1/3~3之間比較合適。9.試歸納標準單元設計技術的特點。標準單元設計技術的特點可以歸結如下：①標準單元是一個具有規(guī)則外部形狀的單元，其內容是優(yōu)化設計的邏輯單元版圖，各單元的規(guī)模應相近，并遵循一致的引線規(guī)則。②一個標準單元庫內的所有單元遵循同一的工藝設計規(guī)則，一個單元庫對應一條或一組完全相同的工藝線。也就是說，當工藝發(fā)生變化時，單元庫必須修改或重建。③不論是局部邏輯，還是完整的集成電路，或者系統(tǒng)，用標準單元實現的版圖均采用“行式結構”，即各標準單元排列成行。10.輸入、輸出單元(I/OPAD)有哪幾種？I/OPAD通?？煞譃椋狠斎雴卧⑤敵鰡卧?、輸入/輸出雙向單元。11.為什么MOS電路輸入柵需要進行保護？舉出一種輸入柵保護電路的實例。因為MOS器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因(如觸摸)感應的電荷無法很快地泄放掉，而MOS器件的柵氧化層極薄，這些感應的電荷使得MOS器件的柵與襯底之間產生非常高的場強，如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效。為防止器件被擊穿，必須為這些電荷提供“泄放通路”，這就是輸入保護電路。下圖示出一個理想保護電路。它應滿足兩個條件：工作電壓應小于二極管擊穿電壓，而又應小于NMOS管柵氧化層最大耐壓，同時要求二極管反向漏電越小越好，否則會使輸入阻抗嚴重下降；外加電壓Vi高于時，NMOS管上電壓VMOS始終保持值，即二極管擊穿后的動態(tài)電阻RD為零。12.圖5-6是一種p阱硅柵CMOS結構的倒相輸出單元。為什么采用多柵并聯(lián)結構？源漏區(qū)的金屬引線設計為什么成叉指狀結構？版圖中為什么PMOS管的尺寸比NMOS管大？大多少？為什么版圖中采取多個接觸孔？為了獲較好的驅動能力，MOS管的寬長比比較大，所以版圖采用了多柵并聯(lián)結構，源漏區(qū)的金屬引線設計成叉指狀結構，電路中的NMOS管和PMOS管實際是由多管并聯(lián)構成，采用了共用源區(qū)和共用漏區(qū)結構?？紤]到電子遷移率比空穴約大2.5倍，所以，PMOS管的尺寸比NMOS管大，這樣可使倒相器的輸出波形對稱。同時，作為內部信號對外的接口，其工作環(huán)境復雜，為防止觸發(fā)CMOS結構的寄生可控硅效應燒毀電路，該版圖采用了p+和n+隔離環(huán)結構，并在隔離環(huán)中設計了良好的電源、地接觸。對于需要大面積接觸的區(qū)域，在設計引線孔時，為減輕工藝加工的大小尺寸匹配難度，也為了避免大面積接觸可能引起的金屬熔穿摻雜區(qū)的情況發(fā)生，通常采取多個接觸孔代替一個大的接觸孔的方案。13.試分析圖5-11所示同相三態(tài)輸出的電路單元結構圖的工作原理所謂三態(tài)輸出是指單元除了可以輸出“0”，“1”邏輯電平外，還可高阻輸出，即單元具有三種輸出狀態(tài)。同樣，三態(tài)輸出的正常邏輯信號也可分為倒相輸出和同相輸出。圖5-11是一個同相三態(tài)輸出的電路單元的結構圖。單元電路有兩個信號端：數據端D和控制端C。當控制端C為邏輯“1”時，與非門和或非門都處于等效倒相器狀態(tài)，它們的輸出始終相同且為數據端信號D的非量，經M1、M2構成的等效倒相器，傳送到壓焊塊上的信號就是數據端D的信號。而當C為邏輯“0”時，與非門輸出為“1”，或非門輸出為“0”，PMOS管M1和NMOS管M2均處于截止狀態(tài)，使輸出信號處于高阻態(tài)。14.說明與門陣列法相比較，標準單元法的版圖有何不同？標準單元法得到的芯片版圖與門陣列得到的芯片版圖有以下4個原則的差異：(1)標準單元法中各單元雖然高度相同，但寬度不同，而門陣列各單元全是相同的。(2)兩者雖都有布線通道，但常規(guī)門陣中的布線通道是固定的，而標準單元法中布線通道間距是可變的。(3)在門陣列法中，對應于一種基片結構，其I/O管腿數是固定的。設計時可利用其全部或部分I/O管腿，在部分利用時，空余的管腿不予連接。但在標準單元法中，是根據設計需要而設置I/O管腿數，因而沒有空余的I/O管腿。(4)門陣列基片已完成了連線以外的所有加工工序，完成邏輯時需要單獨設計的掩膜版只有2～4塊；但對標準單元法則不同，由于所調用的單元不同，布局的結果不同，布線結果不同，布線通道間距不同，因而需要設計所有層次的掩膜版。15.標準單元法與門陣列法相比較，有哪些優(yōu)點和缺點？標準單元法與門陣列法比較有明顯的優(yōu)點：(1)芯片面積的利用率比門陣列法要高。芯片中沒有無用的單元，也沒有無用的晶體管。(2)可以保證l00％的連線布通率。(3)單元可以根據設計要求臨時加以特殊設計并加入庫內，因而可以得到較佳的電路性能。(4)可以與全定制設計法相結合。在芯片內放入經編譯得到的宏單元或人工設計的功能塊。標準單元法也存在缺點和問題：(1)原始投資大。單元庫的開發(fā)需要投入大量的人力物力；當工藝變化時，單元的修改工作需要付出相當大的代價。因而如何建立一個在比較長的時間內能適應技術發(fā)展的單元庫是一個突出問題。(2)成本較高。由于掩膜版需要全部定制，芯片的加工也要經過全過程，因而成本較高。因此只有芯片產量達到某一定額(幾萬至十幾萬)，其成本才可接受。16.在進行小批量生產和使用的ASIC時，在PLD、LCA(FPGA)、門陣列和標準單元IC中如何進行選擇？首先要看哪種方法能滿足你所設計產品的集成度要求，其次是比較其性能指標--工作速度、功耗和芯片面積，最后分析需要付出的代價。從工作速度角度看，標準單元IC的速度在4者中屬最快的(當然它比不上全定制的IC)，門陣列IC速度要低些，因為它內部單元中的晶體管尺寸都相同。PLD和LCA(FPGA)都比上兩種更慢(如果采用相同的工藝技術的話)，因為它們有著由于電編程結構所帶來的附加內連延遲，特別是LCA(FPGA)，其附加延遲更加嚴重；但是隨著工藝技術的改進，可編程IC的速度已有明顯提高。PLD的集成度目前還較低，而LCA(FPGA)的集成度已可與門陣列、標準單元IC相比。目前PLD和LCA的價格較高，因而在大量生產時，往往由于成本的原因，將PLD和LCA轉換成相應的門陣列；或由于性能的要求。將其轉換成相應的標準單元甚至再次設計成全定制電路。當所需邏輯電路的且年使用量在1萬塊以下(集成度較高時)或10萬塊以下(集成度較低時)，使用FPGA為適宜。利用FPGA代替門陣列或標準單元可大大降低成本。第6章“微處理器”復習思考題1.簡述CPU和MPU的區(qū)別。計算機中的一個核心部件CPU稱為中央處理單元(CentralProcessingUnit)。過去的CPU由多個小規(guī)?；蛑幸?guī)模集成電路塊組成。隨著大規(guī)模集成電路技術的開發(fā)和成熟，CPU可以用一塊大規(guī)模集成電路來實現，這種置于一塊芯片(單片)上的中央處理器被稱為微處理器(microprocessor)或微處理單元MPU(microprocessingunit)。2.微處理器主要用那個指標做為劃分標準？其內部結構由哪幾部分構成？微處理器是采用LSI／VLSI／ULSI技術在一片或幾個芯片上制成的計算機中央處理單元。其主要的劃分標準為字長，有1位、4位、8位、16位、32位和64位微處理器。微處理器的內部結構主要包括數據通路、控制通路和總線接口。數據通路為進行算術/邏輯運算的運算器，有存放操作數和中間結果的寄存器堆和移位器等。控制通路包括指令寄存器、指令譯碼器和控制電路?？偩€接口部分包括數據總線和地址總線的緩沖器等。3.微處理器本身是一臺完整的計算機嗎？微處理器本身不是一臺完整的計算機，但它是微型計算機的心臟。它的任務是完成指令所要求的運算功能和控制功能，所以它是運算單元和控制單元的總稱。完整的計算機還應包括內存儲器、外存儲器、輸入輸出設備組成。當然微型計算機還需要有內置電源、時鐘電路和鍵盤、顯示器及打印機等外部設備。4.微型計算機中的信息流有幾類？微型計算機中的信息流有3類，見圖4。1).指令流。圖中以粗實線表示。指令流是將存在內存儲器中的程序指令逐條送到控制器中。2).控制流。圖中以虛線表示?？刂破鞲鶕χ噶罘治龅慕Y果，向運算器、內存儲器和輸入輸出設備發(fā)出運算命令、存取數據命令或輸入輸出命令。3).數據流。圖中以實線表示。分別表示從輸入設備中將數據讀入內存，從內存中將數據送到運算器，將運算結果送回內存，通過輸出設備輸出結果。5.什么叫精簡指令微處理器(RISCMPU)？精簡指令微處理器(ReductionInstructionSetComputerIC，RISCMPU)有別于CISC(ComplexInstructionSetComputer)微處理器(如80386、68030等)的另一類微處理器。顧名思義，其最主要的特點是指令系統(tǒng)簡單，僅包括一些最常使用的指令，刪除了一些復雜指令，并且指令格式固定，大多數指令都能在一個周期內完成。為了改善機器性能，其控制器采用隨機邏輯，不用或少用微碼。片內有較多寄存器，從而僅有Load/Store指令可訪問內存。采用流水線技術，可同時處理多條指令。盡管對于一個給定的算法，RISC機器必須執(zhí)行的指令數比CISC機器多20-40％，但由于RISC機的指令執(zhí)行速度比CISC機快3～6倍，因而總的執(zhí)行時間比CISC快2-5倍。采用RISC技術的CPU芯片，其晶體管數要比同等功能的CISCCPU芯片少得多。如初期的RISC芯片其晶體管數在5萬～10萬，其性能與近30萬晶體管數的CISC芯片相當。RISCCPU芯片廣泛應用于工作站及各種專用控制器(如激光打印機)。常用的RISC芯片有SUN公司的Spare及MIPS公司的R3000等。6.微處理器的硬件結構由幾部分構成？微處理器由兩部分構成。一是運算單元，進行算術/邏輯運算及邏輯判斷；另一是控制單元，對指令的讀取和指令的執(zhí)行實行控制。簡單的MPU結構框圖如圖5所示。從圖中可以看出，運算單元包括算術邏輯單元ALU(arithmeticlogicunit)、暫時保存數據信息的通用寄存器Rn(generalregister)和保存運算結果和指示執(zhí)行狀態(tài)的狀態(tài)寄存器SR(stateregister)?？刂茊卧ǎ孩俪绦蛴嫈灯鱌C(programcounter)，它也是一種寄存器，負責存放下一條要執(zhí)行的地址；②指令寄存器IR(instructionregister)，用于存放從存儲器讀出的指令；③指令譯碼器DEC(instructiondecoder)，用來解釋指令并給各執(zhí)行部件發(fā)出相應的命令。此外還有時鐘發(fā)生器、中斷控制電路等。有的微處理器中還包含高速緩沖存儲器(cache)，這在圖中沒有標出。7.MPU中連接各部件的內部總線有幾種？各起什么作用？MPU中連接各部件的公共線稱為內部總線(internalbus)，各部件間的信息都通過內部總線傳送。根據傳送的內容，內部總線可分為數據總線、地址總線和控制總線。數據總線用于傳送數據信息，數據總線的寬度與計算機的字長相同，如16位的MPU芯片，數據總線的寬度也是16位。地址總線用以傳送地址信息，地址總線的寬度反映計算機中存儲器的容量，例如MPU的地址總線寬度為20位，則可尋找的內存單元數為220，因此就可以對高達1兆位的存儲器單元進行尋址?？刂瓶偩€用以傳送控制信號以協(xié)調各部件間的操作。8.用哪些指標衡量微處理器硬件的性能？衡量微處理器硬件性能的主要指標如下：(1)字長。微處理器能直接處理的二進制字的位數。微處理器的字長有4位、8位、16位、32位和64位。字長越長，運算精度就越高，處理能力也越強。(2)時鐘頻率(或稱主頻)。微處理器的工作時鐘頻率，在很大程度上決定了微處理器的運算速度。主頻越高，微處理器的運算速度會越快。先進的微處理器芯片的時鐘頻串已高達1.5GHz。(3)運算速度。指微處理器每秒能執(zhí)行多少條指令。(4)功耗。隨著便攜式計算機(如移動型、膝上型、超輕型、掌上型)的出現，降低功耗的要求越來越高。譬如要求不接外加電源時利用內置電池仍能較長時間維持工作。9.什么是全加器？它是如何工作的？算術邏輯單元ALU是進行各種基本運算的部件，包括加、減等算術運算，與、或等邏輯運算以及移位運算，其中最主要的是加法。當兩個輸入的二進制數相加時，考慮到有進位的加法器稱為全加器。二進制全加器的真值表如表1所示。表中ai和bi是全加器第i位的輸入值，Ci-1是前一位的進位值，Si是本位計算后的輸出值，Ci是本位的進位值．Gi＝aibi稱為進位產生信號，Pi＝ai+bi稱為進位輸出信號。10.下圖是ALU的外部信號結構圖。簡要說明ALU是如何工作的。ALU是數據空間的最主要的單元，可以說，它是微處理器的運算核心，程序需要的各種主要的算術運算和邏輯操作，都是通過它完成的。如前所述，它應該能夠在控制代碼的控制下產生不同的邏輯和算術函數，以完成輸入數據的處理，實現多種功能。通常的邏輯操作包括：邏輯與、邏輯或、邏輯異或、取反、求補等，通常的算術運算包括：加、減、比較、算術左移等。ALU內部不需要對數據進行寄存，它被要求對輸入的信息立即產生反應，從邏輯分類的角度講，ALU是組合邏輯結構。操作數A和操作數B提供了ALU的基本輸入數據，操作碼作為控制信息，對所需的操作進行選擇和控制，標志位(C、V、N、Z…)則表達了操作的屬性。操作數的位數(通常是8，16，32等)由微處理器的基本數據寬度決定，操作碼的位數由所需進行的操作與運算類型數決定。11.說明超前進位加法器的工作原理。在微處理器中，ALU的速度將影響整個微處理器的處理速度，因此，在實際的ALU設計中要盡可能的提高ALU的速度，除了器件本身的速度以外，ALU的結構設計也非常重要。在以全加器為核心的ALU中，進位結構的優(yōu)化是設計的一個重要內容。在上面的結構中，進位是以串行的方式工作的，因此，后一級的工作必須待前級穩(wěn)定后才能有效，這將對多位ALU的速度產生影響。為解決這個問題，人們采用超前進位加法器等結構來改善進位所產生的延遲。為此人們設法尋求直接傳輸進位的方法，其中曼徹斯特(Manchester)進位加法器就是一種采用了快速進位鏈的加法器。由于Gi＝aibi，Pi＝ai+bi，本級進位Ci可以改寫為Ci＝Gi十PiCi-1因此可以用Gi和Pi控制進位信號直接由低位向高位傳輸，而不必等待各位運算的結果。下圖是CMOS所組成的曼徹斯特進位鏈的基本電路，其中Gi和Pi是控制信號，Φ為時鐘信號。12.說明微處理器中堆棧的工作原理。堆棧是微處理器中的另一個重要的存儲單元，它采用先進后出的存儲和移位結構，一位堆棧的基本結構如圖下所示。在微處理器中，對堆棧的基本操作是壓棧操作(PUSH)和彈出操作(POP)。壓棧操作是將數據存入堆棧，并且每進行一個數據的壓棧操作，前一次壓入的數據往堆棧內部遞進一位。彈出操作是將原先存入堆棧的數據取出，但每次彈出的數據是在堆棧中最靠近入口的數據，即后進先出。從圖可以看出，堆棧是兩個簡單移位寄存器的重疊結構，其中一個是左進右出，另一個是右進左出。左進右出的移位寄存器是M1→倒相器1→M6→倒相器2→M3→倒相器3→M8→倒相器4→……。右進左出的移位寄存器是……倒相器4→M4→倒相器3→M7→倒相器2→M2→倒相器l→M5。數據出入堆棧的過程實際上是進行的數據的左右移位。堆棧的工作分為壓棧，保持、彈出三種情況?？刂菩盘朣HR和TRR有效時，在Φ1、Φ2的控制下進行數據的壓棧操作。在圖所示結構中，數據通過M1被壓入堆棧。當TRR和TRL有效時，在