數(shù)據(jù)采集存儲(chǔ)系統(tǒng)實(shí)驗(yàn)報(bào)告

數(shù)據(jù)采集存儲(chǔ)系統(tǒng)陳俁兵任加勒蔡露薇摘要：本系統(tǒng)以C8051F360單片機(jī)最小系統(tǒng)為核心，結(jié)合FPGA及高速A/D數(shù)據(jù)采集模塊，可靠地實(shí)現(xiàn)對(duì)一路外部信號(hào)進(jìn)行采集、存儲(chǔ)及FFT頻譜分析。系統(tǒng)硬件可以分為模擬部分和數(shù)字部分。模擬電路主要包括信號(hào)調(diào)理電路、鎖相環(huán)模塊及A/D模塊、D/A模塊。調(diào)理電路主要調(diào)節(jié)信號(hào)的幅度及直流偏置，以滿足A/D對(duì)輸入信號(hào)1?2V的幅度要求。鎖相環(huán)模塊為A/D模塊提供時(shí)鐘信號(hào)，以實(shí)現(xiàn)對(duì)輸入信號(hào)的整周期采樣，防止頻譜泄露。數(shù)字部分主要由FPGA實(shí)現(xiàn),用于數(shù)據(jù)的存儲(chǔ)、傳輸?shù)?。本系統(tǒng)對(duì)鎖相環(huán)的使用實(shí)現(xiàn)了采樣頻率對(duì)輸入信號(hào)的跟蹤，大大增加了輸入信號(hào)頻率變化范圍。測(cè)試顯示本系統(tǒng)諧波分量測(cè)量誤差小于1%,系統(tǒng)穩(wěn)定可靠。關(guān)鍵字：FFTC8051F360FPGA鎖相環(huán)一、方案選擇與論證1係統(tǒng)整體方案比較與選擇方案一：采用掃頻外差法。將輸入信號(hào)和掃頻本振產(chǎn)生的信號(hào)混頻，使變頻后信號(hào)不斷移入窄帶濾波器，進(jìn)而逐個(gè)選出被測(cè)頻譜分量。這種方法的優(yōu)點(diǎn)是掃頻范圍大，但對(duì)硬件電路要求較高，分辨率不高，難以滿足題目要求。方案二：采用單片機(jī)來實(shí)現(xiàn)。采用單片機(jī)系統(tǒng)控制AD轉(zhuǎn)換器將交流電壓電流信號(hào)存入緩沖區(qū)后，由CPU進(jìn)行頻譜分析以及功率計(jì)算。此方案可以使控制模塊的設(shè)計(jì)較為簡(jiǎn)單。但是，頻譜分析的計(jì)算（如FFT）具有數(shù)據(jù)量大，乘法運(yùn)算居多的特點(diǎn)。此弊端只能通過減少采樣點(diǎn)數(shù)或外擴(kuò)運(yùn)算芯片來解決，前者會(huì)降低測(cè)量精度，而后者會(huì)增加外圍硬件設(shè)計(jì)的復(fù)雜程度。方案三：C8051F360單片機(jī)結(jié)合FPGA及鎖相環(huán)模塊實(shí)現(xiàn)。利用鎖相環(huán)模塊對(duì)輸入信號(hào)頻率進(jìn)行跟蹤，能夠?qū)崿F(xiàn)對(duì)信號(hào)每個(gè)周期采集相同點(diǎn)的數(shù)據(jù)，保證了單片機(jī)進(jìn)行頻譜分析（FFT運(yùn)算）時(shí)，數(shù)據(jù)的正確性。利用FPGA設(shè)計(jì)兩個(gè)雙口RAM，一個(gè)用于存儲(chǔ)采集的外部信號(hào)數(shù)據(jù)，另一個(gè)用于存儲(chǔ)單片機(jī)進(jìn)行FFT運(yùn)算過程中的大量數(shù)據(jù)。此方案硬件電路十分簡(jiǎn)單，且能夠按需求方便地改變采集的數(shù)據(jù)量大小，提高運(yùn)算結(jié)果的精度。且FPGA的高精度晶振能保證AD均勻采樣，為計(jì)算精度提供保障。綜上所述，本設(shè)計(jì)選用方案三。系統(tǒng)原理框圖見圖1-1；C8051F360單片機(jī)CycloneFPGAI--_＞高速）C8051F360單片機(jī)CycloneFPGAI--_＞高速）AC一信號(hào)調(diào)理模擬信號(hào)鍵盤模塊尸信號(hào)

回放圖1-1-1系統(tǒng)原理框圖2?采樣及信號(hào)回放方案選擇方案一：C8051F360單片機(jī)自身集成了10位A/D和10位D/A,可以方便地采集外部信號(hào)，且精度較高。但是本設(shè)計(jì)要求輸入信號(hào)頻率達(dá)到50kHz，為保證計(jì)算結(jié)果的精確度，設(shè)每個(gè)周期采集128點(diǎn)進(jìn)行頻譜分析運(yùn)算，則采樣頻率要達(dá)到6.4MHz，而單片機(jī)內(nèi)部A/D采樣速率只有200kHz，因此無法滿足題目要求。方案二：根據(jù)題目要求，A/D采樣頻率至少要6.4MHz，因此我們選用專用A/D轉(zhuǎn)換器ADS930。此A/D轉(zhuǎn)換器采樣速率最高達(dá)30M，完全能夠滿足題目要求。信號(hào)回放采用高速的專用D/A芯片AD9708，其速率高達(dá)150M，能滿足題目設(shè)計(jì)要求。綜上，本設(shè)計(jì)采用方案二進(jìn)行信號(hào)采集及回放。3.頻率測(cè)量方案選擇利用單片機(jī)內(nèi)部資源的電壓比較器，將輸入信號(hào)轉(zhuǎn)化成方波信號(hào)，再利用上升沿觸發(fā)產(chǎn)生中斷，計(jì)算相鄰兩次中斷的時(shí)間間隔，即為方波信號(hào)的周期，進(jìn)而得到輸入信號(hào)的頻率。二、理論分析與計(jì)算1?利用FFT進(jìn)行諧波分析快速傅里葉變換（FFT）是離散傅里葉變換的快速算法，它是根據(jù)傅里葉變換的奇、偶、虛、實(shí)特性，對(duì)離散傅里葉變化的算法進(jìn)行改進(jìn)獲得的。假設(shè)進(jìn)行計(jì)算的點(diǎn)數(shù)為N，那么DFT算法計(jì)算量是N2的量級(jí)。而基一2FFT的算法計(jì)算量是N*M（N二2M），因此采用快速傅里葉變換算法對(duì)信號(hào)進(jìn)行頻譜分析能夠大大加快運(yùn)算速度，提高系統(tǒng)整體性能。在本設(shè)計(jì)中，要求對(duì)輸入的周期信號(hào)進(jìn)行頻譜分析，根據(jù)信號(hào)處理原理，需要對(duì)信號(hào)進(jìn)行整周期采樣，這樣才不會(huì)發(fā)生頻譜泄露問題。比如進(jìn)行128點(diǎn)FFT運(yùn)算，就需要以輸入信號(hào)頻率128倍的采樣速率對(duì)信號(hào)進(jìn)行采樣，即采樣速率f=Nxf（N=128），f為輸入信號(hào)頻率。當(dāng)然每個(gè)周期采樣點(diǎn)數(shù)N越大，計(jì)s n n算結(jié)果也越精確，這也會(huì)使得運(yùn)算量呈指數(shù)級(jí)上升，因此在實(shí)際設(shè)計(jì)過程中勢(shì)必綜合考慮運(yùn)算結(jié)果精確度和運(yùn)算時(shí)間之間的矛盾關(guān)系。經(jīng)測(cè)試，以C8051F360高速執(zhí)行速度，對(duì)128點(diǎn)數(shù)據(jù)進(jìn)行FFT計(jì)算有很高的實(shí)時(shí)性。因此本設(shè)計(jì)采用128點(diǎn)FFT運(yùn)算。根據(jù)數(shù)字信號(hào)處理原理，序列的DFT就是對(duì)有限長(zhǎng)非周期信號(hào)頻譜進(jìn)行等間隔采樣。要利用FFT算法求出信號(hào)頻譜首先要對(duì)被測(cè)信號(hào)進(jìn)行采樣，采樣頻率即為上文已述的f二Nxf。采樣以后信號(hào)就變?yōu)殡x散的有限長(zhǎng)序列x（n）。然后經(jīng)過FFT算法求得X（k），，|X（k）代表的相應(yīng)頻率點(diǎn)上的幅值，即X（）=FFT（x[n]） k二0,1,...,N-1幅度譜： |X（k）=€X2（k）+X2（k）R I相位譜： ①（k）=arctX」kXr（k）上式中，XG）和X4）分別為X4）的實(shí)部和虛部。R J通常將兩條譜線之間的距離稱為頻率的分辨率。對(duì)用FFT進(jìn)行頻譜分析來

說，頻譜分辨率可表示為Af二fs，式中N即為采樣點(diǎn)數(shù)，也可稱為FFT長(zhǎng)度。假設(shè)采樣頻率為128kHz，則頻率分辨率為1kHzo根據(jù)采樣定理，采樣頻率須大于信號(hào)最高頻率的2倍，否則會(huì)發(fā)生頻譜混疊現(xiàn)象。由于本設(shè)計(jì)中采樣頻率隨著輸入信號(hào)頻率一起變動(dòng)，且固定為信號(hào)頻率的128倍，因此不必?fù)?dān)心頻譜混疊現(xiàn)象。TOC\o"1-5"\h\zFFT運(yùn)算結(jié)果為兩個(gè)128元素的二維數(shù)組X(k)、X(k)。據(jù)上述分析，其R I中第n個(gè)點(diǎn)的頻率值為f Nxf 上nx—s=nx n=nx/\o"CurrentDocument"N N "因?yàn)閒為輸入信號(hào)頻率，所以序號(hào)為0的點(diǎn)為零頻點(diǎn)，即直流分量。序號(hào)n為1的點(diǎn)為基波分量。相應(yīng)的，序號(hào)為n的點(diǎn)為信號(hào)的n次諧波分量。上文已述,諧波的幅度譜為|X(k)，現(xiàn)假設(shè)諧波分量幅值為A,則有A=X(k)x2/N。直流分量的幅值為Ao二|X(0)/N。2?波形回放設(shè)計(jì)要求記錄的波形長(zhǎng)度至少為8個(gè)周期，根據(jù)方案設(shè)計(jì)的采樣頻率為信號(hào)周期的128倍，至少需要采集8*128,即1024個(gè)波形數(shù)據(jù)。本設(shè)計(jì)中采用的A/D轉(zhuǎn)換器為8位的ADS930，每個(gè)數(shù)據(jù)為1個(gè)字節(jié)，所以需要1K的存儲(chǔ)器來存儲(chǔ)采集的數(shù)據(jù)，F(xiàn)PGA中有大量的存儲(chǔ)空間，因此這點(diǎn)可以很容易做到。三、系統(tǒng)軟硬件設(shè)計(jì)(1)系統(tǒng)硬件設(shè)計(jì)1?單片機(jī)最小系統(tǒng)設(shè)計(jì)根據(jù)題意，F(xiàn)FT運(yùn)算的計(jì)算量比較大，因此需要一個(gè)運(yùn)算速度比較高的單片機(jī)系統(tǒng)，基于上述要求，本設(shè)計(jì)選擇了C8051F360單片機(jī)，其最高工作頻率達(dá)到了100M,遠(yuǎn)優(yōu)于其他系列的單片機(jī)，同時(shí)外擴(kuò)了1KB的RAM，能存儲(chǔ)大量運(yùn)算過程中的數(shù)據(jù)變量。單片機(jī)和鍵盤、LCD模塊之間的接口在CPLD中實(shí)現(xiàn)，這樣大大簡(jiǎn)化了最小系統(tǒng)外圍電路的復(fù)雜度。單片機(jī)數(shù)據(jù)總線和FPGA直接相連，這樣可以和FPGA內(nèi)部存儲(chǔ)器方便地進(jìn)行數(shù)據(jù)傳輸。CPLD內(nèi)部地址譯碼電路的地址選擇信號(hào)CS1、CS2和FPGA直接相連，作為FPGA內(nèi)部存儲(chǔ)器的片選信號(hào)。單片機(jī)最小系統(tǒng)原理框圖如圖3-1-1所示。FPGA大容量RAMC8051F36OCS2CS1CPLD4X4鍵盤LCD模塊圖CS2CS1CPLD4X4鍵盤LCD模塊圖3-1-1單片機(jī)最小系統(tǒng)原理框圖2?信號(hào)調(diào)理電路設(shè)計(jì)本設(shè)計(jì)選用的A/D轉(zhuǎn)換芯片的輸入電壓范圍為1?2V,而信號(hào)源產(chǎn)生的信號(hào)幅值不一定滿足該幅度要求，因此需要設(shè)計(jì)一個(gè)信號(hào)調(diào)理電路對(duì)輸入信號(hào)的幅值和直流偏置進(jìn)行調(diào)節(jié)。信號(hào)調(diào)理電路原理圖見圖3-1-1。信號(hào)調(diào)理電路由兩級(jí)構(gòu)成，第一級(jí)為電壓跟隨電路，能減小信號(hào)源級(jí)與A/D轉(zhuǎn)換器之間的干擾。第二級(jí)用于直流偏置和幅值調(diào)節(jié)。在信號(hào)調(diào)理信號(hào)輸出端加了一個(gè)RC低通濾波器，用于濾除輸入信號(hào)頻帶范圍以外的高頻噪聲。+5V+|^4.7uFR3

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2200pFGND— *-RP110K00R3

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2200pFGND— *-RP110K001/寸U4AO.luF-1GNDMAX4016AHhR21K+5VN.luF-5V:RP210K65U4BMAX4016BGNDGND3-2-1 "信號(hào)調(diào)理電路原理圖3.鎖相環(huán)模塊設(shè)計(jì)先經(jīng)鎖相環(huán)模塊是本設(shè)計(jì)的一大難點(diǎn)，也是較為關(guān)鍵的一個(gè)模塊。本設(shè)計(jì)采用CD4046專用鎖相環(huán)芯片，其主要由相位比較器（PC）、壓控振蕩器（VCO）、低通濾波器三部分組成。鎖相環(huán)模塊設(shè)計(jì)原理圖如圖3-3-1所示。信號(hào)先經(jīng)過比較器LM393整形成方波之后，輸入到CD4046第14腳。CD4046第3、4腳之間要接一個(gè)128分頻器，這樣第四腳輸出的方波信號(hào)頻率為輸入信號(hào)頻率的128倍。此方波信號(hào)作為A/D轉(zhuǎn)換器時(shí)鐘信號(hào)。該電路中核心外圍元件為C1、R1，這兩個(gè)元件決定了鎖相環(huán)的中心頻率。R1值減小，能鎖定的頻率范圍增加。同時(shí)，PR1和C2構(gòu)成的低通濾波器也影響鎖相環(huán)性能，設(shè)鎖相環(huán)能鎖定的最小頻率的中期為T，則一般要求PR1*C2>10T。先經(jīng)圖3-3-1鎖相環(huán)模塊電路圖4?信號(hào)回放電路設(shè)計(jì)信號(hào)回放電路主要由D/A轉(zhuǎn)換器AD9708和信號(hào)調(diào)理電路構(gòu)成。信號(hào)調(diào)理電路原理圖和圖3-2-1類似，這里不再贅述。5?數(shù)據(jù)存儲(chǔ)電路的FPGA實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)電路主要在FPGA中實(shí)現(xiàn)。FPGA內(nèi)部數(shù)據(jù)存儲(chǔ)電路原理框圖如圖3-5-1所示。START信號(hào)由單片機(jī)控制，當(dāng)START信號(hào)為低（即0）時(shí)，計(jì)數(shù)器清零，當(dāng)START信號(hào)恢復(fù)為高電平后計(jì)數(shù)器重新計(jì)數(shù)。而EOC則作為單片機(jī)外部中斷輸入信號(hào)，當(dāng)?shù)刂酚?jì)數(shù)器計(jì)滿1024個(gè)數(shù)時(shí)，A/D轉(zhuǎn)換器已經(jīng)將1024個(gè)（8個(gè)周期）采集的數(shù)據(jù)送入雙口RAM2中，地址計(jì)數(shù)器通過EOC產(chǎn)生一個(gè)高電平信號(hào)，送入單片機(jī)外部中斷輸入引腳，從而產(chǎn)生中斷，單片機(jī)執(zhí)行中斷程序控制

START信號(hào)，使地址計(jì)數(shù)器清零，并對(duì)數(shù)據(jù)進(jìn)行讀取和顯示處理。采集完數(shù)據(jù)后雙口RAM2便不斷地以循環(huán)方式對(duì)向外部D/A送數(shù)據(jù)，實(shí)現(xiàn)波形的回放。FPGA頂層原理圖見附錄。單片機(jī)子系統(tǒng)I FPGA圖3-5-1數(shù)據(jù)存儲(chǔ)電路原理框圖(2)系統(tǒng)軟件設(shè)計(jì)系統(tǒng)程序設(shè)計(jì)的核心是FFT算法。本設(shè)計(jì)采用時(shí)間抽取基2定點(diǎn)FFT算法。算法具體代碼見附錄。系統(tǒng)測(cè)量程序流程圖如圖3-6-1所示。四、測(cè)試方案與測(cè)試結(jié)果1?測(cè)量?jī)x器XJ1780A直流穩(wěn)壓源DF1641B 函數(shù)信號(hào)發(fā)生器GDM-8135萬用表TektronixTDS2012數(shù)字示波器2?測(cè)量方案及內(nèi)容對(duì)占空比為50%的方波信號(hào)進(jìn)行頻譜和頻率測(cè)量分析,并將系統(tǒng)測(cè)試結(jié)果和matlab計(jì)算結(jié)果相比較，比較實(shí)測(cè)值和理論值直接的誤差大小。3?測(cè)量結(jié)果輸入信號(hào)Vpp=lV,將輸入到ADS930的信號(hào)幅值Vpp=lV,直流偏移量設(shè)定為1.5V。表1 系統(tǒng)諧波分量分析結(jié)果輸入方波頻率/kHz0.111050基波諧波含量100%100%100%100%幅值/V0.6360.6360.6360.637二次諧波諧波含量0%0%1%0%幅值/V0.0050.0060.0070.005三次諧波諧波含量33%33%33%33%幅值/V0.2130.2130.2120.212四次諧波諧波含量0%0%0%0%幅值/V0.0020.0030.0020.002五次諧波諧波含量20%20%19%19%幅值/V0.1280.1290.1230.125經(jīng)過和Matlab分析結(jié)果對(duì)比，系統(tǒng)分析的諧波分量結(jié)果值和理論值分析值誤差在1%之內(nèi)。表2 系統(tǒng)頻率測(cè)試結(jié)果輸入方波頻率/kHz0.010.11102050測(cè)試結(jié)果0.010.11.0110.0120.01550.051誤差（％）0010.10.751.02從測(cè)試結(jié)果可知，系統(tǒng)頻率測(cè)量誤差在1%以內(nèi)，且穩(wěn)定可靠。五、小結(jié)本系統(tǒng)以C8051F360單片機(jī)最小系統(tǒng)為核心，結(jié)合FPGA模塊，充分利用軟件編程，有效可靠地實(shí)現(xiàn)了對(duì)輸入周期信號(hào)的頻譜分析及頻譜測(cè)量。采用LCD直觀形象地顯示各頻譜分量及采集的周期波形。整個(gè)系統(tǒng)能穩(wěn)定有效地工作并達(dá)到題目要求的的技術(shù)指標(biāo)。參考文獻(xiàn)【1】VinayK.IngleJohnG.Proakis數(shù)字信號(hào)處理科學(xué)出版社2006年【2】程佩青，數(shù)字信號(hào)處理教程，清華出版社，2004年【3】 吳京等，信號(hào)與系統(tǒng)分析，國防科技大學(xué)出版社，2006年【4】程尚松等，電子測(cè)量與儀器，電子工業(yè)出版社，2007年附錄一FPGA頂層設(shè)計(jì)原理圖ram\DLKIR...；CJF52_p 日…HcT..H=EhSN1reacnV'.-H「ram\DLKIR...；CJF52_p 日…HcT..H=EhSN1reacnV'.-H「CT4T*3inr?-珂?lLK!:M-i-. ■■E:J1；::::rai'S::!：討芒?L 妝或 ；A■nd." >jCS