基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)

目錄TOC\o"1-3"\u設(shè)計(jì)總說(shuō)明IINTRODUCTIONII1緒論11.1設(shè)計(jì)的意義與背景11.2課題研究的主要內(nèi)容22數(shù)字調(diào)制與解調(diào)的原理32.1數(shù)字調(diào)制與解調(diào)概述32.22ASK的調(diào)制與解調(diào)的原理42.32FSK的調(diào)制與解調(diào)的原理62.42CPSK的調(diào)制與解調(diào)的原理92.52DPSK的調(diào)制與解調(diào)的原理113軟件和VHDL語(yǔ)言以及QuartusⅡ簡(jiǎn)介143.1FPGA軟件簡(jiǎn)介143.2QuartusⅡ語(yǔ)言簡(jiǎn)介173.3VHDL語(yǔ)言根底194基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)244.1基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)概述244.2基于VHDL語(yǔ)言實(shí)現(xiàn)2ASK的調(diào)制與解調(diào)244.2.12ASK調(diào)制的實(shí)現(xiàn)244.2.22ASK解調(diào)的實(shí)現(xiàn)264.2.32ASK調(diào)制解調(diào)的仿真波形及分析294.3基于VHDL語(yǔ)言實(shí)現(xiàn)FSK的調(diào)制與解調(diào)314.3.12FSK調(diào)制的實(shí)現(xiàn)314.3.22FSK解調(diào)的實(shí)現(xiàn)354.3.32FSK調(diào)制解調(diào)的仿真波形及分析374.4基于VHDL語(yǔ)言的實(shí)現(xiàn)CPSK的調(diào)制與解調(diào)394.4.12CPSK調(diào)制的實(shí)現(xiàn)394.4.22CPSK解調(diào)的實(shí)現(xiàn)424.4.32CPSK調(diào)制解調(diào)的仿真波形及分析444.5基于VHDL語(yǔ)言實(shí)現(xiàn)2DPSK的調(diào)制與解調(diào)464.5.12DPSK調(diào)制的實(shí)現(xiàn)464.5.22DPSK解調(diào)的實(shí)現(xiàn)484.5.32DPSK調(diào)制解調(diào)的仿真波形及分析505總結(jié)52致謝53參考文獻(xiàn)54數(shù)字頻帶傳輸系統(tǒng)的建模與設(shè)計(jì)設(shè)計(jì)總說(shuō)明:數(shù)字信號(hào)的傳輸方式分為基帶傳輸和頻帶傳輸，在數(shù)字頻帶傳輸系統(tǒng)中，數(shù)字信號(hào)對(duì)高頻載波進(jìn)行調(diào)制，變?yōu)轭l帶信號(hào)，通過(guò)信道傳輸，在接收端解調(diào)后恢復(fù)成數(shù)字信號(hào)。數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)通過(guò)對(duì)于2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的VHDL語(yǔ)言的設(shè)計(jì)，運(yùn)用QuartusⅡ軟件進(jìn)行編譯和仿真，程序經(jīng)過(guò)編譯和仿真完全正確后將程序燒入單片機(jī)中，在硬件上實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的功能。完成對(duì)于數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)。二進(jìn)制振幅鍵控〔2ASK〕是載波信號(hào)隨著基帶信號(hào)的振幅變化；二進(jìn)制頻移鍵控〔2FSK〕是載波信號(hào)隨著基帶信號(hào)的頻率變化；二進(jìn)制相移鍵控〔2PSK〕是載波隨著基帶信號(hào)的相位變化，由于2PSK體制中相位的不確定性，差分相移鍵控〔2DPSK〕是載波隨著基帶信號(hào)的相對(duì)相移變化。數(shù)字調(diào)制就是將基帶信號(hào)搬移到高頻載波上，從而降低基帶信號(hào)的低頻分量，使信號(hào)與信道特性相匹配，實(shí)現(xiàn)信號(hào)在在信道中的傳輸。解調(diào)是接收端將在已調(diào)信號(hào)從高頻載波上搬移下來(lái)，復(fù)原成為基帶信號(hào)?；赩HDL語(yǔ)言實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)。VHDL(Very-High-SpeedIntegratedCircuitHardwareDescription)是一種標(biāo)準(zhǔn)的硬件描述語(yǔ)言，通過(guò)用VHDL語(yǔ)言編程在QuartusⅡ軟件上實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)。并結(jié)合所編的調(diào)制解調(diào)程序完成對(duì)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)邏輯電路的設(shè)計(jì)。在VHDL程序經(jīng)過(guò)分析當(dāng)前文件檢查語(yǔ)法錯(cuò)誤、分析與編譯、分析與綜合、適配后，完成全程編譯?？梢赃M(jìn)行時(shí)序仿真，在QuartusⅡ中可以清楚的分析仿真的波形，根具2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的原理，分析波形的正確性。本設(shè)計(jì)通過(guò)VHDL語(yǔ)言進(jìn)行數(shù)字頻帶傳輸系統(tǒng)的建模、程序設(shè)計(jì)與仿真、完成數(shù)字頻帶傳輸系統(tǒng)電路設(shè)計(jì)、完成數(shù)字頻帶傳輸系統(tǒng)的程序設(shè)計(jì)、完成數(shù)字頻帶傳輸系統(tǒng)的仿真、繪制數(shù)字頻帶傳輸系統(tǒng)的系統(tǒng)設(shè)計(jì)圖、波形仿真圖。關(guān)鍵字：2ASK、2FSK、2PSK、DPSK、仿真、調(diào)制與解調(diào)、VHDL語(yǔ)言TheModelingandDesignofdigitalbandsystemIntroduction：Digitalsignal’smodeoftransmissioncanbedividedintobasebandtransmissionandbandtransmission.Indigitalbandtransmissionsystem,digitalsignalmodulatesclippedwaveofhighfrequencyandturnstobandsignal,andreturnstodigitalsignalafterrecipient’sdemodulationthroughchanneltransmission.ThroughthedesignofVHDLlanguagetomodulateanddemodulate2ASK、2FSK、2PSKandDPSK,andthroughtheadoptionofQuartusⅡtofulfillcompilationandsimulation,thesystemdebugsitselfonsinglechip,thusreachingthegoalof2ASK、2FSK、2PSK、DPSKinhardwareandachievingthemodelinganddesignofdigitalbandsystem.Bythemodelinganddesignofdigitalbandsystem,Ihaveabasicunderstandingoftheprinciplein2ASK、2FSK、2PSKandDPSK’smodulationanddemodulation.2ASK---carrierwavesignalvarieswiththeamplitudeofbasebandsignal;2FSK---carrierwavesignalvarieswithbasebandsignal’sfrequency;2PSK---carrierwavesignalvarieswiththephaseofbasebandsignal;2DPSK---carrierwavesignalvarieswithrelativephase-shifting.Digitalmodulationmeansrelocatingbasebandsignaltoclippedwaveofhighfrequencysothatthelowfrequencyweightofbasebandsignalcanbedeclined,signalandchannel’sfeaturesarematched,andsignalistransferredinchannel.Demodulationreferstothattherecipientmakesmodulatedsignalrelocatefromcarrierwavesignalofhighfrequencyandreturntobasebandsignal.Weaimatrealizingthemodulationanddemodulationof2ASK、2FSK、2PSKandDPSKinVHDLlanguage.VHDL(Very-High-SpeedIntegratedCircuitHardwareDescription)isastandardlanguagedescribinghardwareprogrammingthroughQuartusⅡsoftwaretofinish2ASK、2FSK、2PSKandDPSKmodulationanddemodulation.Andthedesignoflogiccircuitwillbecompletedifcombinedwiththecompiledmodulationanddemodulationprocess.Aftertheanalysisofthecurrentprogram,checkupofgrammaticalerrors,analysisandcompilation,analysisandsynthesis,andadaptation,theentirecompilationwillbeachieved.TimingsequencecanbesimulatedinQuartusⅡandwegettheclearanalysisofthesimulatedwaveformbasedontheprinciplein2ASK、2FSK、2PSKandDPSK’smodulationanddemodulation,andanalyzethevalidityofwaveform.Keywords:2ASK;2FSK;2PSK;DPSK;simulation;modulationanddemodulation;VHDLlanguage1緒論1.1設(shè)計(jì)的意義與背景隨著當(dāng)今電子信息技術(shù)的快速開(kāi)展，現(xiàn)代計(jì)算機(jī)技術(shù)與微電子技術(shù)的結(jié)合越來(lái)越緊密，而利用高層次的VHDL/Verilog語(yǔ)言等硬件描述語(yǔ)言對(duì)于現(xiàn)場(chǎng)課編程門陣列〔FPGA〕和復(fù)雜可編程邏輯器件〔CPLD〕進(jìn)行設(shè)計(jì)，使之成為集成電路〔ASIC〕，這很大程度上縮短了設(shè)計(jì)的開(kāi)發(fā)周期和開(kāi)發(fā)的本錢。VHDL等設(shè)計(jì)語(yǔ)言的出現(xiàn)和ASIC的應(yīng)用極大地促進(jìn)了現(xiàn)代通信技術(shù)的開(kāi)展，尤其是對(duì)數(shù)字通信系統(tǒng)的ASIC芯片的研究有重要的實(shí)踐意義。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體〔可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)〕分成外部〔或稱可視局部，及端口〕和內(nèi)部〔或稱不可視局部〕，既涉及實(shí)體的內(nèi)部功能和算法完成局部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是VHDL系統(tǒng)設(shè)計(jì)的根本點(diǎn)。EDA技術(shù)基于計(jì)算機(jī)為工作平臺(tái)把數(shù)字通信技術(shù)、微電子技術(shù)和電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合了起來(lái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)等最新研究成果研制而成的電子CAD通用軟件包。EDA技術(shù)主要應(yīng)用于輔助設(shè)計(jì)三方面的工作：IC技術(shù)、PCB設(shè)計(jì)、電子電路系統(tǒng)設(shè)計(jì)，將硬件設(shè)計(jì)軟件化，使之在電子系統(tǒng)設(shè)計(jì)中能過(guò)突破一些技術(shù)瓶頸，加速了通信系統(tǒng)的設(shè)計(jì)速率，提高了產(chǎn)品的性價(jià)比。EDA技術(shù)在電子設(shè)計(jì)數(shù)字系統(tǒng)中有廣泛的應(yīng)用，是當(dāng)今集成電子電路數(shù)字系統(tǒng)設(shè)計(jì)中的排頭兵，隨著現(xiàn)代社會(huì)對(duì)信息化和數(shù)字化的迫切需求，EDA技術(shù)必然會(huì)進(jìn)入一個(gè)快速飛躍的階段。目前通信傳輸早已不是單一的語(yǔ)音傳輸，而是包括了圖像、文字、視頻等復(fù)雜業(yè)務(wù)的傳輸，所以對(duì)通信系統(tǒng)的性能的要求越來(lái)越高，而數(shù)字頻帶系統(tǒng)作為一切數(shù)字通信傳輸?shù)母祝瑹o(wú)論在多么復(fù)雜的數(shù)字通信傳輸中數(shù)字頻帶系統(tǒng)永遠(yuǎn)都會(huì)存在，掌握數(shù)字頻帶系統(tǒng)的原理以及設(shè)計(jì)，對(duì)于復(fù)雜的通信系統(tǒng)設(shè)計(jì)具有根底性的作用，學(xué)好它也有利于認(rèn)識(shí)和理解以后日新月異的通信產(chǎn)品，對(duì)以后再通信領(lǐng)域的開(kāi)展有重要的意義。1.2課題研究的主要內(nèi)容課題主要研究了數(shù)字頻帶系統(tǒng)VHDL的建模與設(shè)計(jì)，主要包括了：能夠認(rèn)識(shí)VHDL，理解VHDL的語(yǔ)法和編程結(jié)構(gòu)，熟悉VHDL中的各種函數(shù)及邏輯關(guān)系；學(xué)習(xí)并能夠熟練的使用VHDL對(duì)數(shù)字系統(tǒng)進(jìn)行建模與設(shè)計(jì)，用VHDL實(shí)現(xiàn)二進(jìn)制振幅鍵控〔2ASK〕、二進(jìn)制頻移鍵控〔2FSK〕、二進(jìn)制相移鍵控〔2PSK〕、差分相移鍵控〔2DPSK〕的調(diào)制與解調(diào)；通過(guò)對(duì)數(shù)字頻帶系統(tǒng)基于VHDL的建模與設(shè)計(jì)，解決在程序中出現(xiàn)的錯(cuò)誤和問(wèn)題，提升對(duì)于VHDL的運(yùn)用能力；并對(duì)應(yīng)的VHDL程序設(shè)計(jì)關(guān)于2ASK、2FSK、2PSK、2DPSK調(diào)制解調(diào)模型的邏輯電路；完全掌握2ASK、2FSK、2PSK、2DPSK調(diào)制解調(diào)的根本原理，并在QuartusⅡ軟件中實(shí)現(xiàn)2ASK、2FSK、2PSK、2DPSK調(diào)制解調(diào)的仿真，分析其波形，能夠運(yùn)用調(diào)制解調(diào)的原理解釋所仿真的波形。在設(shè)計(jì)基于VHDL的數(shù)字頻帶系統(tǒng)的根底上，深入的了解關(guān)于FPGA可編程邏輯電路的運(yùn)用，能夠自己獨(dú)立運(yùn)用VHDL設(shè)計(jì)一些在日常生活中和通信、電子技術(shù)的一些常用的數(shù)字電路模型。2數(shù)字調(diào)制與解調(diào)的原理2.1數(shù)字調(diào)制與解調(diào)概述調(diào)制是指將各種數(shù)字基帶信號(hào)轉(zhuǎn)換成適于信道傳輸?shù)臄?shù)字調(diào)制信號(hào)(已調(diào)信號(hào)或頻帶信號(hào))，解調(diào)是在接收端將收到的數(shù)字頻帶信號(hào)復(fù)原成數(shù)字基帶信號(hào)。在時(shí)域中調(diào)制就是用基帶信號(hào)去控制載波信號(hào)的某個(gè)或幾個(gè)參量的變化，將信息荷載在其上形成已調(diào)信號(hào)傳輸，而解調(diào)是調(diào)制的反過(guò)程，通過(guò)具體的方法從已調(diào)信號(hào)的參量變化中將恢復(fù)原始的基帶信號(hào)。在頻域中調(diào)制就是將基帶信號(hào)的頻譜搬移到信道通帶中或者其中的某個(gè)頻段上的過(guò)程，而解調(diào)是將信道中來(lái)的頻帶信號(hào)恢復(fù)為基帶信號(hào)的反過(guò)程.調(diào)制的目的是把要傳輸?shù)哪M信號(hào)或數(shù)字信號(hào)變換成適合信道傳輸?shù)男盘?hào)，這就意味著把基帶信號(hào)〔信源〕轉(zhuǎn)變?yōu)橐粋€(gè)相對(duì)基帶頻率而言頻率非常高的代通信號(hào)。該信號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。調(diào)制可以通過(guò)使高頻載波隨信號(hào)幅度的變化而改變載波的幅度、相位或者頻率來(lái)實(shí)現(xiàn)。調(diào)制過(guò)程用于通信系統(tǒng)的發(fā)端。在接收端需將已調(diào)信號(hào)復(fù)原成要傳輸?shù)脑夹盘?hào)，也就是將基帶信號(hào)從載波中提取出來(lái)以便預(yù)定的接受者〔信宿〕處理和理解的過(guò)程。該過(guò)程稱為調(diào)制解調(diào)計(jì)算機(jī)內(nèi)的信息是由“0〞和“1〞組成數(shù)字信號(hào)，而在線上傳遞的卻只能是模擬電信號(hào)〔模擬信號(hào)為連續(xù)的，數(shù)字信號(hào)為間斷的〕。于是，當(dāng)兩臺(tái)計(jì)算機(jī)要通過(guò)線進(jìn)行數(shù)據(jù)傳輸時(shí)，就需要一個(gè)設(shè)備負(fù)責(zé)數(shù)模的轉(zhuǎn)換。這個(gè)數(shù)模轉(zhuǎn)換器就是我們這里要討論的Modem。計(jì)算機(jī)在發(fā)送數(shù)據(jù)時(shí)，先由Modem把數(shù)字信號(hào)轉(zhuǎn)換為相應(yīng)的模擬信號(hào)，這個(gè)過(guò)程稱為“調(diào)制〞，也成D/A轉(zhuǎn)換。經(jīng)過(guò)調(diào)制的信號(hào)通過(guò)載波傳送到另一臺(tái)計(jì)算機(jī)之前，也要經(jīng)由接收方的Modem負(fù)責(zé)把模擬信號(hào)復(fù)原為計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，這個(gè)過(guò)程我們稱“解調(diào)〞，也稱A/D轉(zhuǎn)換。正是通過(guò)這樣一個(gè)“調(diào)制〞與“解調(diào)〞的數(shù)模轉(zhuǎn)換過(guò)程，從而實(shí)現(xiàn)了兩臺(tái)計(jì)算機(jī)之間的遠(yuǎn)程通訊。數(shù)字調(diào)制與解調(diào)的常用方法由于數(shù)字調(diào)制具有離散值的特點(diǎn)，數(shù)字調(diào)制的方法有兩種：〔1〕利用模擬調(diào)制的方法來(lái)實(shí)現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看成模擬調(diào)制的一種特列，把數(shù)字信號(hào)當(dāng)成模擬信號(hào)的一種特殊情況來(lái)處理。〔2〕利用數(shù)字信號(hào)離散值的特點(diǎn)通過(guò)開(kāi)關(guān)鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制這種方法通常稱為鍵控法，比方對(duì)載波的振幅、頻率和相位進(jìn)行鍵控，便可獲得振幅鍵控〔ASK〕、頻移鍵控〔FSK〕、相移鍵控〔CPSK〕和差分相移鍵控〔DPSK〕等根本的數(shù)字調(diào)制方式。解調(diào)的方式分為相干解調(diào)和非相干解調(diào):〔1〕相干解調(diào)相干解調(diào)〔CoherentDemodulation〕所謂相干，泛泛地說(shuō)就是相互干擾，相干解調(diào)是指利用乘法器，輸入一路與載頻相干〔同頻同相〕的參考信號(hào)與載頻相乘。比方原始信號(hào)A與載頻cos(ωt+θ)調(diào)制后得到信號(hào)Acos(ωt+θ)；解調(diào)時(shí)引入相干〔同頻同相〕的參考信號(hào)cos(ωt+θ)，那么得到：Acos(ωt+θ)cos(ωt+θ)〔2-1〕利用積化和差公式可以得到A*1/2*[cos(ωt+θ+ωt+θ)+cos(ωt+θ-ωt-θ)]=A*1/2*[cos(2ωt+2θ)+cos(0)]=A/2*[cos(2ωt+2θ)+1]=A/2+A/2cos(2ωt+2θ)〔2-2〕利用低通濾波器將高頻信號(hào)cos(2ωt+2θ)濾除，即得原始信號(hào)A。因此相干解調(diào)需要接收機(jī)和載波同步；而非相干解調(diào)不使用乘法器，不需要接收機(jī)和載波同步〔2〕非相干解調(diào)在通信系統(tǒng)中，接收端想要從被調(diào)制的高頻信號(hào)中恢復(fù)出原來(lái)的數(shù)字基帶信號(hào)，就需要對(duì)接收信號(hào)進(jìn)行解調(diào)。所謂非相干解調(diào)，即不需提取載波信息〔或不需恢復(fù)出相干載波〕的一種解調(diào)方法。非相干解調(diào)是解調(diào)方法的一種，是相對(duì)相干解調(diào)而言的，非相干解調(diào)是通信原理中的一種重要的解調(diào)方法，無(wú)論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。非相干解調(diào)的優(yōu)點(diǎn)是可以較少的考慮信道估計(jì)甚至略去，處理復(fù)雜度降低，實(shí)現(xiàn)較為簡(jiǎn)單，但相比相干解調(diào)方法性能下降，從定量角度來(lái)看，普遍的結(jié)果是非相干解調(diào)性能上比相干解調(diào)差3dB。2.22ASK的調(diào)制與解調(diào)1.ASK調(diào)制的原理鍵控是利用載波的幅度變化來(lái)傳遞數(shù)字信息，其頻率和初始相位保持不變，在2ASK中，載波幅度只有兩種變化狀態(tài)，分別對(duì)應(yīng)二進(jìn)制信息“0〞和“1〞。一種常用的也是最簡(jiǎn)單的二進(jìn)制監(jiān)控方式稱為通-斷鍵控，其表達(dá)式為：AcosΩct以概率P發(fā)送“1eOOK(t)=〔2-3 0以概率1—P發(fā)送“0”2ASK信號(hào)的一般表達(dá)式為：s(t)=ang(t-nTs) (2-1概率為P其中:an=(2-5)0概率為1—PTs是二進(jìn)制基帶信號(hào)時(shí)間間隔,g(t)是持續(xù)時(shí)間為Ts的矩形脈沖10<t<Ts

其中:g(t)=(2-6)0其他t那么二進(jìn)制振幅鍵控信號(hào)可表示為

e2ASK(t)=ang(t-nTs)cosw2ASK產(chǎn)生的兩種方法為模擬調(diào)制法〔相乘器法〕和鍵控法，其原理框圖如圖3-1和3-2所示：乘法器二進(jìn)制不歸零信號(hào)輸出乘法器cosω圖3-1用相乘器實(shí)現(xiàn)2ASK調(diào)制原理框圖cosωcosωe2ASK s(t)圖3-2用鍵控法實(shí)現(xiàn)2ASK調(diào)制原理框圖2.ASK解調(diào)的原理2ASK解調(diào)也有兩種根本的解調(diào)方法：非相干解調(diào)法〔包絡(luò)檢波法〕和相干解調(diào)法〔同步檢測(cè)法〕，相應(yīng)的接收系統(tǒng)組成圖如圖3-3和3-4所示。與模擬信號(hào)的接收系統(tǒng)相比，這里增加了一個(gè)“抽樣判決器方框〞，這對(duì)于提高數(shù)字信號(hào)的接收性能是很有必要的。抽樣抽樣判決器低通濾波器全波濾波器帶通濾波器輸出抽樣判決圖3-3用非相干解調(diào)實(shí)現(xiàn)2ASK解調(diào)原理框圖抽樣抽樣判決器低通濾波器相乘器帶通濾波器抽樣cosωct判決圖3-4用相干解調(diào)法實(shí)現(xiàn)2ASK解調(diào)原理框圖2.32FSK的調(diào)制與解調(diào)1.FSK的調(diào)制的原理頻移鍵控就是利用載波的頻率變化來(lái)傳遞數(shù)字信息。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化。故其表達(dá)式為Acos(w1t+ηn)發(fā)送“1e2FSK(t)=〔Acos(w2+θn)發(fā)送“可以看出一個(gè)2FSK信號(hào)可以看成兩個(gè)不同載頻的2ASK信號(hào)的疊加，所以2FSK信號(hào)的表達(dá)式又可以寫成e2FSK(t)=ang(t-nTs) cos(wbng(t-nTscos(w2t+ηn)在式中：g(t)為單個(gè)矩形脈沖，脈寬為T概率為Pan=〔2-10 0概率為1—Pbn是an的反碼，假設(shè)an=1那么bn=0；假設(shè)概率為1-Pbn=〔2-11 0概率為Pηn和θn分別是第n個(gè)信號(hào)碼元〔1或0〕的初始相位。在頻移鍵控中ηne2FSK(t)=ang(t-nTs)bng(t-nTscos(w2t)〔2FSK信號(hào)的產(chǎn)生方法也有兩種。一種是才用模擬調(diào)制電路來(lái)實(shí)現(xiàn)，這里不再闡述。例外一種是可以采用鍵控法來(lái)實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過(guò)開(kāi)關(guān)電路對(duì)兩個(gè)不同獨(dú)立頻率進(jìn)行選通，使其在一個(gè)碼元TS期間輸出f1和f相加器振蕩器相加器振蕩器f選通開(kāi)關(guān)反相器選通開(kāi)關(guān)振蕩器f振蕩器f選通開(kāi)關(guān)反相器選通開(kāi)關(guān)振蕩器f輸入輸出圖3-5用鍵控法實(shí)現(xiàn)2FSK的調(diào)制原理框圖用這兩種方法產(chǎn)生的2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的?！卜Q為連續(xù)相位的FSK〕，而鍵控法產(chǎn)生的2FSK信號(hào)，是由電子開(kāi)關(guān)在兩個(gè)獨(dú)立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。2.2FSK解調(diào)的原理2FSK解調(diào)依然有兩種方法：非相干解調(diào)法和相干解調(diào)法。其解調(diào)的原理是將2FSK信號(hào)分為上下兩路2ASK信號(hào)分別進(jìn)行解調(diào)，然后進(jìn)行判決。這里的抽樣判決是直接比較兩路信號(hào)值的大小，判決規(guī)那么與調(diào)制規(guī)那么要相照應(yīng)，調(diào)制時(shí)假設(shè)規(guī)定“1”符號(hào)對(duì)應(yīng)載波頻率f1那么接收時(shí)上之路的抽樣值較大，應(yīng)判為“1”；反之判為低通濾波器低通濾波器相乘器低通濾波器相乘器BPFBPF抽樣判決器輸入定時(shí)脈沖輸出圖3-6用相干解調(diào)法實(shí)現(xiàn)2FSK的解調(diào)原理框圖BPFBPFωBPFω包絡(luò)檢波器包絡(luò)檢波器抽樣判決器輸入定時(shí)脈沖輸出圖3-7用非相干解調(diào)法實(shí)現(xiàn)2FSK的解調(diào)原理框圖2.42CPSK的調(diào)制與解調(diào)1.CPSK調(diào)制的原理相移鍵控是利用載波的相位變化來(lái)傳輸數(shù)字信息的，而振幅和頻率保持不變。在2CPSK中，通常用初始相位“0〞和“π〞來(lái)表示二進(jìn)制的“0〞和“1〞。因此，2CPSK信號(hào)的時(shí)域的表達(dá)式為e2CPSK(t)=Acos(ωct+φn其中，φn0發(fā)送“0”時(shí)φn=〔2-141發(fā)送“1”所以，2CPSK表達(dá)式又可以寫成：Acosωct概率為Pe2CPSK(t)=〔—Acosωct概率為1—由于表示信號(hào)的兩種碼元的波形相同，極性相反，故2CPSK信號(hào)一般可以表述為一個(gè)雙極性全占空比矩形脈沖與一個(gè)正弦載波相乘，即e2CPSK(t)=s(t)cosωct其中s(t)=ang(t-nTs)這里g(t)是脈沖寬度為TS概率為Pan=〔2-17 -1概率為1—P即發(fā)送二進(jìn)制符號(hào)“0〞時(shí)〔an取+1〕，e2CPSK(t)取0相位；發(fā)送二進(jìn)制符號(hào)“1〞時(shí)〔an取-1〕，對(duì)于2CPSK調(diào)制的原理圖和2ASK信號(hào)產(chǎn)生的方法相比較，只是對(duì)s(t)的要求不同，在2ASK中s(t)是單極性的，而在2CPSK中s(t)是雙極性的基帶信號(hào)。對(duì)于2CPSK的調(diào)制的實(shí)現(xiàn)也有兩種方法；模擬調(diào)制法和鍵控法，其原理圖分別如圖3-8和3-9所示碼型變換乘法器s(t)雙極性e碼型變換乘法器不歸零cosωc圖3-8用相乘器實(shí)現(xiàn)2CPSK調(diào)制原理框圖開(kāi)關(guān)電路180180cosωce2πs(t)圖3-9用鍵控法實(shí)現(xiàn)2CPSK調(diào)制原理框圖2.2CPSK解調(diào)的原理2CPSK信號(hào)的解調(diào)通常使用相干解調(diào)法，在相干解調(diào)中要注意相干載波必須與2CPSK信號(hào)是同頻同相的，其相干解調(diào)的原理圖如圖3-10所示抽樣抽樣判決器低通濾波器相乘器帶通濾波器e2定時(shí)cosωct圖3-10用相干解調(diào)法實(shí)現(xiàn)2CPSK解調(diào)原理框圖2.52DPSK的調(diào)制與解調(diào)1.DPSK調(diào)制的原理在2CPSK中，相位變化是以未調(diào)載波的相位作為參考基準(zhǔn)的。由于它利用未調(diào)載波相位的絕對(duì)值表示數(shù)字信息，所以稱為絕對(duì)相移。已經(jīng)指出，2CPSK相干解調(diào)時(shí)，會(huì)存在著1800的相位模糊，即恢復(fù)的本地載波與相干載波可能調(diào)相，也可能反相，這種相位關(guān)系的不確定性將會(huì)造成解調(diào)出的數(shù)字基帶信號(hào)與發(fā)送的數(shù)字基帶信號(hào)正好相反，即“1〞變?yōu)椤?〞，“0〞變?yōu)椤?〞，判決輸出的數(shù)字信號(hào)全部出錯(cuò)，稱為倒2DPSK是利用前后相鄰碼元的載波相對(duì)相位變化數(shù)字信息，又叫相對(duì)相移鍵控。當(dāng)前碼元與前一碼元的載波相位差用φ來(lái)表示，定義0表示數(shù)字信息“0”φ〔2-18〕π表示數(shù)字信息“1例如一組數(shù)字信息與其對(duì)應(yīng)的2DPSK信號(hào)的載波相位關(guān)系二進(jìn)制數(shù)字信息：101101102DPSK信號(hào)相位：〔0〕ππ0ππ0π或〔π〕00π00π00由此可知，對(duì)于相同的基帶數(shù)字信息序列，由于初始碼元的參考相位不同，2DPSK信號(hào)的參考相位可以不同。也就是說(shuō)，2DPSK信號(hào)的相位并不直接代表基帶信號(hào)，而前后碼元的相對(duì)相位差才確定唯一的信息符號(hào)。從而解決了載波相位不確定的問(wèn)題。對(duì)于2DPSK的調(diào)制，先對(duì)二進(jìn)制基帶信號(hào)進(jìn)行差分編碼，即把數(shù)字信號(hào)序列的絕對(duì)碼變?yōu)橄鄬?duì)碼，然后再根據(jù)相對(duì)碼進(jìn)行絕對(duì)調(diào)相，從而產(chǎn)生二進(jìn)制差分相移鍵控信號(hào)，2DPSK調(diào)制的原理框圖如圖3-11所示coscosωc180碼變換0開(kāi)關(guān)e2DPSKπS(t)圖3-11用鍵控法實(shí)現(xiàn)2DPSK調(diào)制原理框圖2.DPSK解調(diào)的原理2DPSK也有兩種解調(diào)方法：一種是相干解調(diào)〔極性比較法〕加碼變換法；還有一種是差分相干解調(diào)法〔相位比較法〕。前者的原理框圖如圖3-12所示帶通帶通濾波器相乘器低通濾波器抽樣判決器碼反變換器e輸出cosωc圖3-12用相干解調(diào)法實(shí)現(xiàn)2DPSK解調(diào)原理框圖對(duì)2DPSK進(jìn)行相干解調(diào)，恢復(fù)出相對(duì)碼，再經(jīng)碼變化器變化為絕對(duì)碼，從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息。在解調(diào)的過(guò)程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對(duì)碼也可能是“1〞和“0〞的倒置，但經(jīng)差分譯碼〔碼反變換〕得到的絕對(duì)碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問(wèn)題。差分相干解調(diào)的原理圖如圖3-13所示帶通帶通濾波器相乘器低通濾波器抽樣判決器延遲Te2DPSK定時(shí)脈沖圖3-13用差分相干解調(diào)法實(shí)現(xiàn)2DPSK解調(diào)原理框圖用相位比較法來(lái)對(duì)2DPSK信號(hào)進(jìn)行解調(diào)，不需要專門的相干載波，只需要將收到的2DPSK信號(hào)延時(shí)一個(gè)碼元周期TS3FPGA和VHDL以及QuartusⅡ簡(jiǎn)介3.1FPGA簡(jiǎn)介1FPGA是什么FPGA〔Field－ProgrammableGateArray〕，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的根底上進(jìn)一步開(kāi)展的產(chǎn)物。它是作為專用集成電路〔ASIC〕領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。以硬件描述語(yǔ)言〔Verilog或VHDL〕所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些根本的邏輯門電路〔比方AND、OR、XOR、NOT〕或者更復(fù)雜一些的組合功能比方解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器〔Flip－flop〕或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好似一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來(lái)說(shuō)比ASIC〔專用集成芯片〕的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比方可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更廉價(jià)的造價(jià)。廠商也可能會(huì)提供廉價(jià)的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD〔復(fù)雜可編程邏輯器件備〕。FPGA采用了邏輯單元陣列LCA〔LogicCellArray〕這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB〔ConfigurableLogicBlock〕、輸出輸入模塊IOB〔InputOutputBlock〕和內(nèi)部連線〔Interconnect〕三個(gè)局部。2根本特點(diǎn)：〔1〕采用FPGA設(shè)計(jì)ASIC電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片?！?〕FPGA可做其它全定制或半定制ASIC電路的中試樣片。〔3〕FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳?！?〕FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一?！?〕FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最正確選擇之一。3FPGA的應(yīng)用：〔1〕產(chǎn)品設(shè)計(jì)把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開(kāi)發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問(wèn)題，另外還有就是與專業(yè)客戶的界面問(wèn)題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域，F(xiàn)PGA因?yàn)榫邆浣涌?，控制，功能IP，內(nèi)嵌CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)?！?〕系統(tǒng)級(jí)應(yīng)用系統(tǒng)級(jí)的應(yīng)用是FPGA與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種FPGA版的計(jì)算機(jī)系統(tǒng)如用XilinxV-4,V-5系列的FPGA，實(shí)現(xiàn)內(nèi)嵌POWERPCCPU,然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)根本環(huán)境，在這個(gè)平臺(tái)上跑LINUX等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口〔如圖象接口〕了這對(duì)于快速構(gòu)成FPGA大型系統(tǒng)來(lái)講是很有幫助的。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢(shì)不一定很明顯，類似ARM系統(tǒng)的境況但假設(shè)能慢慢發(fā)揮出FPGA的優(yōu)勢(shì)，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種開(kāi)展方向。4Cyclone系列FPGA〔1〕概述Cyclone系列FPGA是目前ASIC應(yīng)用餓低本錢應(yīng)用方案。ASIC開(kāi)發(fā)涉及到大量的工程資源，設(shè)計(jì)仿真和驗(yàn)證，需要屢次進(jìn)行重制。利用其系統(tǒng)集成功能，Cyclone系列FPGA防止了ASIC昂貴的NRE負(fù)擔(dān)〔NRE是Non-RecurringEngineering的縮寫，NRE費(fèi)用即一次性工程費(fèi)用，是指集成電路生產(chǎn)本錢中非經(jīng)常性發(fā)生的開(kāi)支〕，降低了訂購(gòu)量和產(chǎn)品推遲的帶來(lái)的風(fēng)險(xiǎn)。采用Cyclone系列FPGA，大批量應(yīng)用現(xiàn)在可以采用價(jià)格相當(dāng)?shù)目删幊探鉀Q方案。新的市場(chǎng)開(kāi)展趨勢(shì)，如世界標(biāo)準(zhǔn)、平臺(tái)融合、交互性以及技術(shù)改良等，不斷的推動(dòng)可對(duì)高性價(jià)比方案的需求。Cyclone系列FPGA的價(jià)格滿足了市場(chǎng)對(duì)創(chuàng)新的要求，通過(guò)產(chǎn)品迅速面市來(lái)確定領(lǐng)先優(yōu)勢(shì)?，F(xiàn)在通信、計(jì)算機(jī)外設(shè)、工業(yè)和汽車等低本錢大批量應(yīng)用市場(chǎng)都應(yīng)用Cyclone系列FPGA?！?〕性能特性Cyclone器件的性能足以和業(yè)界最快的FPGA進(jìn)行競(jìng)爭(zhēng)。Cyclone系列FPGA綜合考慮了邏輯器、存儲(chǔ)器、鎖相環(huán)〔PLL〕和高級(jí)I/O接口。Cyclone系列FPGA有以下特性。①本錢優(yōu)化的構(gòu)架。Cyclone系列FPGA具有20060個(gè)邏輯單元，Cylone器件的邏輯資源可以用來(lái)實(shí)現(xiàn)復(fù)雜的應(yīng)用。②外部存儲(chǔ)器接口。Cyclone器件具有高級(jí)外部存儲(chǔ)器接口，允許設(shè)計(jì)者將外部單數(shù)據(jù)率〔SDR〕，雙數(shù)據(jù)率〔DDR〕、SDRAM和DDRRAM器件集成到復(fù)雜系統(tǒng)設(shè)計(jì)中，而不會(huì)降低數(shù)據(jù)訪問(wèn)的性能。③嵌入式存儲(chǔ)器。Cyclone器件中M4K存儲(chǔ)塊提供288Kbit存儲(chǔ)容量，能夠被配置來(lái)支持多種才做模式，包括RAM、ROM、FIFO及單口和雙口模式。④支持LVDSI/O。Cyclone器件支持各種單端I/O接口標(biāo)準(zhǔn)，如3.3V、2.5V、1.8V、LVTTL、LVCMO、SSTL和PCI標(biāo)準(zhǔn)，滿足當(dāng)前系統(tǒng)需求。⑤時(shí)鐘管理電路。Cyclone器件具有兩個(gè)可編程鎖相環(huán)〔PLL〕和8個(gè)全局時(shí)鐘線，提供健全的時(shí)鐘管理和頻率合成功能，實(shí)現(xiàn)最大的系統(tǒng)性能。CyclonePLL具有多種高級(jí)功能，如頻率合成、可編程相移、可編程延遲和外部時(shí)鐘輸出。這些功能允許設(shè)計(jì)者管理內(nèi)部和外部系統(tǒng)時(shí)序。⑥接口和協(xié)議。Cyclone器件支持諸如PCI等串行、總線和網(wǎng)絡(luò)接口，可訪問(wèn)外部存儲(chǔ)器和多種通信協(xié)議，如以太網(wǎng)協(xié)議。⑦熱插拔和上電順序。Cyclone器件具有健全的片內(nèi)熱插拔和順序上電支持，確保器件的正常操作和上電順序無(wú)關(guān)。這一特性在上電前和上電期間起到了保護(hù)器件的作用并使I/O緩沖保持三態(tài)，讓Cyclone器件成為多電壓及需高可靠性和冗余性應(yīng)用的理想選擇。⑧DSP實(shí)現(xiàn)。Cyclone器件為在FPGA上實(shí)現(xiàn)低本錢數(shù)字信號(hào)處理系統(tǒng)提供了理想餓平臺(tái)⑨自動(dòng)循環(huán)冗余碼校驗(yàn)。Cyclone器件自動(dòng)進(jìn)行32位CRC冗余校驗(yàn)。在QuartusII開(kāi)發(fā)軟件中簡(jiǎn)單的運(yùn)行單擊就可以直接進(jìn)行設(shè)置，啟動(dòng)器件的內(nèi)置循環(huán)冗余碼校驗(yàn)器。這是單事件反轉(zhuǎn)本錢效益最好的FPGA解決方案。⑩支持工業(yè)級(jí)溫度。局部Cyclone器件提供工業(yè)級(jí)溫度范圍-40度到100度〔節(jié)點(diǎn)〕的產(chǎn)品，支持各種工業(yè)應(yīng)用。3.2QuartusⅡ軟件簡(jiǎn)介1.QuartusⅡ軟件根底QuartusIIdesign是最高級(jí)和復(fù)雜的，用于(SOPC)的設(shè)計(jì)環(huán)境。QuartusIIdesign提供完善的timingclosure和LogicLock基于塊的設(shè)計(jì)流程。QuartusIIdesign是唯一一個(gè)包括以timingclosure和基于塊的設(shè)計(jì)流為根本特征的programmablelogicdevice(PLD)的軟件。QuartusII設(shè)計(jì)軟件改良了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmeddevices開(kāi)發(fā)的統(tǒng)一工作流程。AlteraQuartusII作為一種可編程邏輯的設(shè)計(jì)環(huán)境,由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡送,它是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì)StratixFPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopyStratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用QuartusII軟件評(píng)估HardCopyStratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。Altera的QuartusII可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供給商的開(kāi)發(fā)工具相兼容。改良了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。在QuartusⅡ5.0中設(shè)計(jì)者可以根據(jù)個(gè)人的習(xí)慣和喜好，自定義開(kāi)發(fā)環(huán)境的布局、菜單、命令、和圖表等。初次翻開(kāi)QuartusⅡ5.0軟件時(shí)可以在QuartusⅡ用戶界面和MAX+PLUSⅡ用戶界面間進(jìn)行選擇，滿足不同類型用戶的選擇。安裝好QuartusⅡ5.0后，進(jìn)入用戶界面后，可見(jiàn)其默認(rèn)用戶界面如圖2-2所示：圖3-1QuartusⅡ5.0用戶界面圖用戶界面由標(biāo)題欄、工具欄、菜單欄、工程導(dǎo)航窗口、狀態(tài)顯示窗口及工程工作區(qū)等區(qū)域構(gòu)成，進(jìn)入用戶界面后，用戶可以通過(guò)調(diào)用菜單命令【Tools】→【Customize】，在【Customize】對(duì)話框中根據(jù)個(gè)人習(xí)慣，自定義QuartusⅡ軟件的布局、菜單。命令等圖標(biāo)。2.QuartusⅡ軟件的特點(diǎn)〔1〕編輯本段性能特點(diǎn)軟件體積縮小，運(yùn)行速度加快QuartusII5.0安裝軟件為550M,完全安裝為930M,如果定制安裝，不選擇Excalibur嵌入處理器，那么安裝所需空間為460M,比QuartusII1.1版本減少一半以上的空間要求，卻能支持ALTERA全部芯片的開(kāi)發(fā)。同時(shí)軟件的裝載，編譯，仿真速度比1.1版本大大加快?！?〕LogicLock設(shè)計(jì)流程把性能提升15%QuartusII5.0設(shè)計(jì)軟件通過(guò)增強(qiáng)層次LogicLock模塊級(jí)設(shè)計(jì)方式，將性能平均改善15%。LogicLock設(shè)計(jì)流程把整個(gè)模塊的放置交由設(shè)計(jì)者控制，如果必要的話，可以采用輔助平面布置。LogicLock設(shè)計(jì)流程運(yùn)行設(shè)計(jì)者單獨(dú)地優(yōu)化和鎖定每個(gè)模塊的性能，在大型SOPC設(shè)計(jì)的構(gòu)建過(guò)程中也保持整個(gè)系統(tǒng)的性能。2.0版QuartusII設(shè)計(jì)軟件把新的LogicLock設(shè)計(jì)流程算法集成到未來(lái)的Altera器件中，該算法充分利用了模塊級(jí)設(shè)計(jì)的優(yōu)勢(shì)?！?〕支持MAX7000/MAX3000等乘積項(xiàng)器件5.0版QuartusII設(shè)計(jì)軟件現(xiàn)在除了支持Altera的APEX20KE，APEX20KC，APEXII，ARM的Excalibur嵌入處理器方案，Mercury，F(xiàn)LEX10KE和ACEX1K之外，還支持MAX3000A，MAX7000系列乘積項(xiàng)器件。MAX3000A和MAX7000設(shè)計(jì)者現(xiàn)在可以使用QuartusII設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能?！?〕QuartusII5.0增加了一個(gè)新的快速適配編譯選項(xiàng)，選擇中這個(gè)選項(xiàng)，將會(huì)比缺省設(shè)置要縮短50%的編譯時(shí)間?？焖龠m配功能保存了最正確性能的設(shè)置，加快了編譯過(guò)程。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對(duì)設(shè)計(jì)性能的影響最小。3.QuartusⅡ設(shè)計(jì)流程典型的QuartusⅡ設(shè)計(jì)流程如圖3-2所示：編程配置編程配置適配時(shí)序分析與仿真時(shí)序滿足要求設(shè)計(jì)輸入分析綜合功能仿真設(shè)計(jì)正確圖3-2QuartusⅡ設(shè)計(jì)流程圖3.3VHDL語(yǔ)言根底1.什么是VHDL語(yǔ)言VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076〔簡(jiǎn)稱87版〕之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，〔簡(jiǎn)稱93版〕?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog語(yǔ)言將承當(dāng)起大局部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。2.VHDL語(yǔ)言的特點(diǎn)〔1〕VHDL語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比較的。VHDL語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法?！?〕VHDL語(yǔ)言具有強(qiáng)大的硬件描述能力VHDL語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、存放器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL語(yǔ)言也支持慣性延遲和傳輸延時(shí)這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語(yǔ)言的強(qiáng)大描述能力還表達(dá)在它具有豐富的數(shù)據(jù)類型。VHDL語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度?！?〕VHDL語(yǔ)言具有很強(qiáng)的移植能力VHDL語(yǔ)言很強(qiáng)的移植能力主要表達(dá)在：對(duì)于同一個(gè)硬件電路的VHDL語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行?！?〕VHDL語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)采用VHDL語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。〔5〕VHDL語(yǔ)言程序易于共享和復(fù)用VHDL語(yǔ)言采用基于庫(kù)(library)的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。由于VHDL語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開(kāi)發(fā)周期。3.VHDL語(yǔ)言的根本程序結(jié)構(gòu)從程序機(jī)構(gòu)上來(lái)看，VHDL語(yǔ)言具有很清晰的結(jié)構(gòu)組成，從開(kāi)始到結(jié)束，各局部獨(dú)有特定的功能和語(yǔ)法結(jié)構(gòu)。在VHDL中，將一個(gè)可以完成特定獨(dú)立功能的設(shè)計(jì)稱為設(shè)計(jì)實(shí)體〔Designentity〕。一個(gè)根本的VHDL設(shè)計(jì)實(shí)體結(jié)構(gòu)模型如圖2-4所示。而對(duì)于一個(gè)邏輯部件的設(shè)計(jì)，并不要所有的語(yǔ)法結(jié)構(gòu)才能完成，有些部件的語(yǔ)法結(jié)構(gòu)是可以省略的，但是一個(gè)有意義的設(shè)計(jì)實(shí)體至少要包含庫(kù)〔程序包〕、實(shí)體和結(jié)構(gòu)體三局部：VHDL程序具體框架：〔1〕實(shí)體實(shí)體〔Entity〕是設(shè)計(jì)中最根本的模塊，用于描述設(shè)計(jì)實(shí)體的外部接口性，即該設(shè)計(jì)實(shí)體對(duì)外的輸入輸出端口的數(shù)量和端口特性。一個(gè)由多個(gè)模塊構(gòu)成的設(shè)計(jì)實(shí)體中可能包含多個(gè)實(shí)體，其中包快一個(gè)頂層實(shí)體和處于底層的底層實(shí)體，底層實(shí)體可以作為組件〔Component〕例化到高層次實(shí)體中，此時(shí)頂層實(shí)體可以應(yīng)對(duì)于芯片的外部引腳定義?！?〕結(jié)構(gòu)體結(jié)構(gòu)體〔Architecture〕用于描述實(shí)體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。一個(gè)實(shí)體必須要有至少一個(gè)結(jié)構(gòu)體與之對(duì)應(yīng)。結(jié)構(gòu)體描述了設(shè)計(jì)實(shí)體的結(jié)構(gòu)、行為、元件、及內(nèi)部連接關(guān)系，也就是說(shuō)定義了設(shè)計(jì)實(shí)體具體功能的實(shí)現(xiàn)，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制訂了實(shí)體內(nèi)部的元件連接關(guān)系。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。包括：①行為描述方式對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級(jí)編程語(yǔ)言，無(wú)需的電路的具體結(jié)構(gòu)。一般通過(guò)一組串行的VHDL進(jìn)程來(lái)反映設(shè)計(jì)的功能和算法。其優(yōu)點(diǎn)是只需要描述輸入和輸出的行為，而不關(guān)注具體電路的實(shí)現(xiàn)。②數(shù)據(jù)流描述方式數(shù)據(jù)流〔Dataflow〕描述方式也稱為存放器傳輸級(jí)(RTL)描述。這種描述方式將數(shù)據(jù)看成從設(shè)計(jì)的輸入端到輸出端，通過(guò)并行語(yǔ)句表示這些數(shù)據(jù)的變化，即對(duì)信號(hào)到信號(hào)的數(shù)據(jù)流動(dòng)的路徑和形式進(jìn)行描述。使用數(shù)據(jù)流的描述的設(shè)計(jì)人員，要對(duì)設(shè)計(jì)實(shí)體的功能實(shí)現(xiàn)有一定的了解，有時(shí)候還要對(duì)電路的具體結(jié)構(gòu)有清楚的認(rèn)識(shí)。數(shù)據(jù)流描述方式的優(yōu)點(diǎn)是易于進(jìn)行邏輯綜合，綜合效率較高。③結(jié)構(gòu)描述方式結(jié)構(gòu)〔Structure〕描述多用于多層次的設(shè)計(jì)中，通過(guò)調(diào)用庫(kù)中的元件或者已經(jīng)設(shè)計(jì)好的模塊，進(jìn)行組合，完成實(shí)體功能的描述。結(jié)構(gòu)描述方式只表示元件〔模塊〕和元件〔模塊〕之間的互聯(lián)，就像網(wǎng)表一樣。結(jié)構(gòu)描述方式的優(yōu)點(diǎn)是可以將已有的設(shè)計(jì)成果應(yīng)用與當(dāng)前的設(shè)計(jì)中，因而大大的提高了設(shè)計(jì)效率，對(duì)于可分解的大型設(shè)計(jì)，結(jié)構(gòu)描述方式總是首選方案，也是由上至下設(shè)計(jì)方法的具體實(shí)施?！?〕庫(kù)和程序包庫(kù)〔Library〕是用來(lái)存放以編譯過(guò)的實(shí)體。結(jié)構(gòu)體、程序包〔Package〕等數(shù)據(jù)集合；程序包主要用來(lái)存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序、常量和元件等。庫(kù)和程序包就是使設(shè)計(jì)者共享已經(jīng)編譯過(guò)的設(shè)計(jì)成果。在VHDL設(shè)計(jì)語(yǔ)言中數(shù)據(jù)類型、常量及子程序在實(shí)體申明和結(jié)構(gòu)體內(nèi)定義，而這些數(shù)據(jù)類型、常量及子程序?qū)ζ渌麑?shí)體是不可見(jiàn)的。為了能夠在其他設(shè)計(jì)實(shí)體中使用這些資源，VHDL提供了程序包作為載體。在程序包中，用戶可以定義一些公用的子程序、常量和自定義的數(shù)據(jù)類型。各種VHDL編譯系統(tǒng)都包含了多個(gè)標(biāo)準(zhǔn)程序包，如STD_LOGIC1164和STANDARD程序包。用戶可以翻開(kāi)編譯系統(tǒng)安裝目錄下的庫(kù)文件夾內(nèi)的各個(gè)程序包文件，查看各個(gè)程序包的內(nèi)容。用戶也可以自定義程序包。〔4〕配置一個(gè)設(shè)計(jì)中，實(shí)體可以對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，既有多種實(shí)現(xiàn)方式。那么在具體硬件實(shí)現(xiàn)時(shí)，要采用哪種方式就需要配置來(lái)實(shí)現(xiàn)。配置就是從與某個(gè)實(shí)體對(duì)應(yīng)的多個(gè)結(jié)構(gòu)體中選定一個(gè)作為具體實(shí)現(xiàn)。4基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)4.1引言用VHDL語(yǔ)言建模，編寫程序?qū)崿F(xiàn)2ASK、2FSK、2CPSK、2DPSK的調(diào)制與解調(diào)，在QuartusⅡ上實(shí)現(xiàn)2ASK、2FSK、2CPSK、2DPSK的調(diào)制與解調(diào)的邏輯圖設(shè)計(jì)，實(shí)現(xiàn)調(diào)制與解調(diào)的波形仿真。4.2基于VHDL語(yǔ)言實(shí)現(xiàn)2ASK的調(diào)制與解4.2.12ASK調(diào)制的實(shí)現(xiàn)1.2ASK調(diào)制建模方思想：〔1〕采用數(shù)字載波信號(hào)數(shù)字載波信號(hào)產(chǎn)生的方法可以外部輸入，也可以通過(guò)高頻時(shí)鐘信號(hào)分頻得到?！?〕采用鍵控法進(jìn)行調(diào)制數(shù)字基帶信號(hào)作為鍵控信號(hào)控制與門來(lái)完成2ASK調(diào)制?！?〕數(shù)字載波調(diào)制的2ASK信號(hào)可經(jīng)過(guò)外接濾波器轉(zhuǎn)換成模擬信號(hào)形式的信號(hào)輸出因?yàn)椴捎脭?shù)字載波調(diào)制的2ASK信號(hào)是數(shù)字信號(hào)，含有豐富的高頻分量，所以經(jīng)過(guò)一個(gè)帶通濾波器或者一個(gè)低通濾波器后，將減少高頻成分，輸出信號(hào)接近模擬載波調(diào)制2ASK調(diào)制的建模方框圖如圖4-1所示FPGAclkclk分頻器start基帶信號(hào)與門已調(diào)信號(hào)載波f圖4-12ASK調(diào)制建模方框圖2ASK調(diào)制電路圖如圖4-2所示圖4-2〔a〕2ASK調(diào)制電路的VHDL建模電路圖4-2(b)2ASK調(diào)制的邏輯電路圖2.2ASK調(diào)制的VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityasktisport(clk:instd_logic;--系統(tǒng)時(shí)鐘start:instd_logic;--開(kāi)始調(diào)制信號(hào)x:instd_logic;--基帶信號(hào)y:outstd_logic);--調(diào)制信號(hào)endaskt;architecturebehavofasktissignalq:integerrange0to3;--分頻計(jì)數(shù)器signalf:std_logic;--載波信號(hào)beginprocess(clk)beginifclk'eventandclk=’1’thenifstart='0'thenq<=0;elsifq<=1thenf<='1';q<=q+1;--改變q后面數(shù)字的大小就可以改變elsifq=3thenf<='0';q<=0;elsef<='0';q<=q+1;endif;endif;endprocess;y<=xandf;endbehav;4.2.22ASK解調(diào)的實(shí)現(xiàn)1.2ASK解調(diào)建模的思想〔1〕首先考慮輸入信號(hào)根據(jù)2ASK信號(hào)相干解調(diào)原理，解調(diào)器的輸入應(yīng)該包括收端的本地載波、2ASK信號(hào)，但考慮到本書采用的目標(biāo)器件為CPLD/FPGA器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。得到數(shù)字載波的一種方法是：從2ASK信號(hào)中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波?！?〕解調(diào)器的建模設(shè)計(jì)解調(diào)器包括分頻器、計(jì)數(shù)器、存放器和判決器等。分頻器的功能是對(duì)時(shí)鐘信號(hào)進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號(hào)；存放器的功能是在時(shí)鐘的上升沿到來(lái)時(shí)把數(shù)字2ASK信號(hào)存入存放器XX中；計(jì)數(shù)器的功能是利用分頻器輸出的載波信號(hào)作為計(jì)數(shù)器的時(shí)鐘信號(hào)，在上升沿到來(lái)時(shí)，對(duì)存放器中的2ASK信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值m>3時(shí)，輸出為“1〞，否者輸出為“0〞；判決器的功能是：以數(shù)字載波為判決時(shí)鐘，對(duì)計(jì)數(shù)器的輸出信號(hào)進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號(hào)。2ASK解調(diào)的框圖如圖4-3所示，采用外部時(shí)鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時(shí)鐘信號(hào)與發(fā)端時(shí)鐘同步且2ASK為數(shù)字信號(hào)。clk分頻器qstartASKclk分頻器qstartASK信號(hào)判決基帶信號(hào)計(jì)數(shù)器m存放器XX存放器XX圖4-32ASK解調(diào)方框圖注：①當(dāng)q=11時(shí)，對(duì)計(jì)數(shù)器m清零；②當(dāng)q=10時(shí)，根據(jù)計(jì)數(shù)器m的數(shù)值，進(jìn)行判決。2ASK解調(diào)電路如圖4-4所示圖4-4(a)2ASK解調(diào)電路的VHDL建模電路圖4-4〔b〕2ASK解調(diào)邏輯電路圖2.2ASK解調(diào)的程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityaskjisport(clk:instd_logic;--系統(tǒng)時(shí)鐘start:instd_logic;--同步信號(hào)x:instd_logic;--調(diào)制信號(hào)y:outstd_logic);--基帶信號(hào)endaskj;architecturebehavofaskjissignalq:integerrange0to11;--分頻計(jì)數(shù)器signalxx:std_logic;--存放x信號(hào)signalm:integerrange0to5;beginprocess(clk)beginifclk'eventandclk='1'thenxx<=x--clk上升沿把x信號(hào)賦給中間信號(hào)xxifstart='0'thenq<=0;--if語(yǔ)句完成q的循環(huán)計(jì)數(shù)elsifq=11thenq<=0;elseq<=q+1;endif;endif;endprocess;process(xx,q)beginifq=11thenm<=0;--m計(jì)數(shù)器清零elsifq=10thenifm<=3theny<='0';--if語(yǔ)句通過(guò)對(duì)m大小來(lái)判決yelsey<='1';endif;elsifxx'eventandxx'1'thenm<=m+1；計(jì)xx信號(hào)的脈沖個(gè)數(shù)endif;endprocess;endbehav;4.2.32ASK調(diào)制與解調(diào)的波形仿真與分析1.2ASK信號(hào)調(diào)制的波形仿真與分析2ASK信號(hào)調(diào)制的波形圖如圖4-5所示圖4-5〔a〕ASK調(diào)制VHDL程序仿真圖2ASK調(diào)制仿真局部放大圖如圖4-5〔b〕所示分析：由圖可知，輸入時(shí)鐘CLK信號(hào)就作為載波輸入，START信號(hào)為開(kāi)關(guān)信號(hào)，當(dāng)START為低電平時(shí)即使有時(shí)鐘信號(hào)和基帶信號(hào)也不會(huì)發(fā)生調(diào)制，只有當(dāng)START信號(hào)為高電平電路才可以實(shí)現(xiàn)2ASK的調(diào)制，X為輸入的基帶信號(hào)，屬于低頻信號(hào)，Y為輸出的頻帶信號(hào)，是基帶信號(hào)搬移到高頻載波上的信號(hào)，屬于高頻信號(hào)。由圖還可以看出，當(dāng)輸入X為1101時(shí)，并且基帶碼長(zhǎng)等于載波的6個(gè)周期，Y輸出的頻帶信號(hào)在輸入1時(shí)為高電平，其頻率與CLK時(shí)鐘一樣，包含了6個(gè)周期，并且調(diào)制信號(hào)Y滯后于輸入基帶信號(hào)X的一個(gè)CLK時(shí)間，在X輸入為0時(shí)，輸出Y也為0，這驗(yàn)證了2ASK調(diào)制的原理。2.2ASK解調(diào)的波形仿真與分析2ASK解調(diào)的波形仿真圖如圖4-6所示圖4-6〔a〕2ASK解調(diào)仿真圖圖4-6〔b〕2ASK解調(diào)仿真局部放大圖分析：由圖4-6〔a〕可以看出CLK時(shí)鐘信號(hào)仍然是輸入，START信號(hào)為開(kāi)關(guān)信號(hào)，當(dāng)START為低電平時(shí)即使有時(shí)鐘信號(hào)和基帶信號(hào)也不會(huì)發(fā)生解調(diào)，只有當(dāng)START信號(hào)為高電平電路才可以實(shí)現(xiàn)2ASK的解調(diào)，X為高頻信號(hào)，Y輸出為基帶信號(hào)，當(dāng)X輸入為高電平的時(shí)候，Y的輸出才有信號(hào)，否那么為0可以看出當(dāng)X輸入高電平對(duì)應(yīng)著Y輸出基帶信號(hào)的1011001。由圖4-6〔b〕解調(diào)的放大圖可以看出，輸出的基帶信號(hào)Y滯后輸入的調(diào)制信號(hào)10個(gè)時(shí)鐘周期，在q=11時(shí)，m清零，在q=10時(shí)，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶信號(hào)Y的電平的判決。在q為其他時(shí)，m計(jì)xx的脈沖數(shù)。4.3基于VHDL語(yǔ)言實(shí)現(xiàn)2FSK調(diào)制與解調(diào)4.3.12FSK調(diào)制的實(shí)現(xiàn)1.FSK的建模思想FSK調(diào)制的方框圖如圖4-7所示clk分頻器clk分頻器1start基帶信號(hào)載波f載波f1分頻器1二選一選通開(kāi)關(guān)調(diào)制信號(hào)圖4-7FSK調(diào)制方框圖FSK調(diào)制的核心局部包括分頻器，二選一選通開(kāi)關(guān)等。圖4-7中兩個(gè)分頻器分別產(chǎn)生兩路數(shù)字載波信號(hào)；二選一開(kāi)關(guān)的作用是：以基帶信號(hào)作為控制信號(hào)，當(dāng)基帶信號(hào)為“0”，選通載波為f1；當(dāng)基帶信號(hào)為“1FSK調(diào)制的電路圖如圖4-8所示圖4-8〔a〕FSK調(diào)制電路的VHDL建模電路圖4-8〔b〕FSK調(diào)制的邏輯電路圖2.2FSK調(diào)制的程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfsktisport(clk:instd_logic;--系統(tǒng)時(shí)鐘start:instd_logic;--開(kāi)始調(diào)制信號(hào)x:instd_logic;--基帶信號(hào)y:outstd_logic);--調(diào)制信號(hào)endfskt;architecturebehavoffsktissignalq1:integerrange0to11;--載波f1計(jì)數(shù)器signalq2:integerrange0to3;--載波f2計(jì)數(shù)器signalf1,f2:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenifstart='0'thenq1<=0;elsifq1<=5thenf1<='1';q1<=q1+1;--改變q后面數(shù)字的大小改變占空比elsifq1=11thenf1<='0';q1<=0;elsef1<='0';q1<=q1+1;endif;endif;endprocess;process〔clk)--得到載波f2beginifclk'eventandclk='1'thenifstart='0'thenq2<=0;elsifq2<=0thenf2<='1';q2<=q2+1;--改變q2后面數(shù)字的大小改變占空比elsifq2=1thenf2<='0';q2<=0;elsef2<='0';q2<=q2+1;endif;endif;endprocess;process(clk,x)beginifclk'eventandclk'1thenifx='0'theny<=f1;--基帶x=0，輸出調(diào)制y=f1elsey<=f2;--基帶x=1,輸出調(diào)制為y=f2endif;endif;endprocess;endbehav;4.3.22FSK解調(diào)的實(shí)現(xiàn)1.2FSK解調(diào)建模的思想2FSK解調(diào)的方框圖如圖4-9所示基帶信號(hào)存放器XX基帶信號(hào)存放器XXclk分頻器start調(diào)制信號(hào)判決計(jì)數(shù)器m圖4-92FSK解調(diào)原理框圖該模型和2ASK的模型類似，其核心局部是分頻器，存放器、計(jì)數(shù)器和判決器構(gòu)成。圖中分頻器的分頻系數(shù)取值對(duì)應(yīng)著調(diào)制中〔圖4-7〕分頻器1和分頻器2中較小的分頻系數(shù)值，也就是說(shuō)FSK解調(diào)器的分頻器輸出對(duì)應(yīng)著較高的那個(gè)載波信號(hào)。由于f1和f2的周期不同，假設(shè)假設(shè)f1=2f2，且基帶信號(hào)電平“1〞，對(duì)應(yīng)著載波f1，基帶信號(hào)電平“0〞對(duì)應(yīng)載波f2，那么圖中計(jì)數(shù)器以f1為時(shí)鐘信號(hào)，上升沿計(jì)數(shù)，基帶信號(hào)“1〞碼元對(duì)應(yīng)計(jì)數(shù)個(gè)數(shù)為載波f1的周期，基帶信號(hào)碼元“0〞對(duì)應(yīng)計(jì)數(shù)個(gè)數(shù)為載波f2的周期。計(jì)數(shù)器根據(jù)兩種不同的計(jì)數(shù)情況，對(duì)應(yīng)輸出“0〞和“1〞兩種電平。判決器以f1為時(shí)鐘信號(hào)，對(duì)計(jì)數(shù)器輸出信號(hào)進(jìn)行抽樣判決，并輸出基帶信號(hào)。2FSK解調(diào)的電路圖如圖4-10所示圖4-10〔a〕2FSK解調(diào)電路的建模電路圖4-10(b)2FSK調(diào)制的邏輯電路圖2.2FSK解調(diào)的程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfskjisport(clk:instd_logic;--系統(tǒng)時(shí)鐘start:instd_logic;--同步信號(hào)x:instd_logic;--調(diào)制信號(hào)y:outstd_logic);--基帶信號(hào)endfskj;architecturebehavoffskjissignalq:integerrange0to11;--分頻計(jì)數(shù)器signalxx:std_logic;--存放x信號(hào)signalm:integerrange0to5;--計(jì)數(shù)器beginprocess(clk)--對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻beginifclk'eventandclk='1'thenxx<=x--clk上升沿把x信號(hào)賦給中間信號(hào)xxifstart='0'thenq<=0;--if語(yǔ)句完成q的循環(huán)計(jì)數(shù)elsifq=11thenq<=0;elseq<=q+1;endif;endif;endprocess;process(xx,q)beginifq=11thenm<=0;--m計(jì)數(shù)器清零elsifq=10thenifm<=3theny<='0';--if語(yǔ)句通過(guò)對(duì)m大小來(lái)判決yelsey<='1';endif;elsifxx'eventandxx'1'thenm<=m+1;---計(jì)xx信號(hào)的脈沖個(gè)數(shù)endif;endprocess;endbehav;4.3.32FSK調(diào)制與解調(diào)波形仿真與分析1.2FSK調(diào)制的波形仿真與分析2FSK波形仿真圖如圖4-11所示：圖4-11〔a〕2FSK調(diào)制VHDL程序仿真圖圖4-11〔b〕2FSK調(diào)制VHDL程序仿真局部放大圖分析：由圖〔a〕可知，時(shí)鐘信號(hào)CLK是輸入信號(hào)，START信號(hào)為開(kāi)關(guān)信號(hào)，當(dāng)START為低電平時(shí)即使有時(shí)鐘信號(hào)和基帶信號(hào)也不會(huì)發(fā)生調(diào)制，只有當(dāng)START信號(hào)為高電平電路才可以實(shí)現(xiàn)2FSK的調(diào)制，X為輸入的基帶信號(hào)，屬于低頻信號(hào)，Y為輸出的頻帶信號(hào)，是基帶信號(hào)搬移到高頻載波上的信號(hào)，屬于高頻信號(hào)?？梢钥闯霎?dāng)X輸入為010011時(shí)，輸出Y中數(shù)字碼元“1〞對(duì)應(yīng)著高頻載波f2，數(shù)字碼元“0〞對(duì)應(yīng)高頻載波f1。由圖(b)可以看出載波f1和f2是由時(shí)鐘信號(hào)經(jīng)過(guò)時(shí)鐘信號(hào)CLK分頻得到的，f1是經(jīng)過(guò)CLK12分頻的到的，分f2是經(jīng)過(guò)2分頻得到的，基帶碼長(zhǎng)分別為載波f1的2個(gè)周期，載波f2的12個(gè)周期，還可以看出輸出Y滯后于載波信號(hào)2個(gè)CLK時(shí)鐘。2.2FSK解調(diào)的波形仿真與分析2FSK解調(diào)的波形仿真圖如圖4-12所示圖4-12〔a〕2FSK解調(diào)VHDL程序仿真圖由4-12〔a〕可知，在解調(diào)時(shí)時(shí)鐘信號(hào)CLK仍然為輸入信號(hào)，START信號(hào)為開(kāi)關(guān)信號(hào)，當(dāng)START為低電平時(shí)即使有時(shí)鐘信號(hào)和基帶信號(hào)也不會(huì)發(fā)生解調(diào)，只有當(dāng)START信號(hào)為高電平電路才可以實(shí)現(xiàn)2FSK的解調(diào)。X輸入信號(hào)為調(diào)制后的頻帶信號(hào)，可以看出X信號(hào)是由不同頻率的信號(hào)間隔構(gòu)成，輸出Y是解調(diào)后的基帶信號(hào)，可以看出輸出,01001，其中代碼“0〞對(duì)應(yīng)著高頻信號(hào)中的頻率比較高的局部，代碼“1〞對(duì)應(yīng)著高頻信號(hào)中頻率較低的信號(hào)。從圖可知，解調(diào)正確。由圖4-12(b)可知，在q=11時(shí)，m清零，在q=10的時(shí)候，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶Y進(jìn)行電平的判決，在q為其他值得時(shí)候，計(jì)數(shù)器m記下xx(存放器xx)的脈沖數(shù)。輸出信號(hào)Y滯后輸入信號(hào)X12個(gè)時(shí)鐘CLK圖4-12〔b〕2FSK解調(diào)VHDL程序仿真局部放大圖4.4基于VHDL語(yǔ)言實(shí)現(xiàn)2CPSK的調(diào)制與解調(diào)4.4.12CPSK調(diào)制的實(shí)現(xiàn)1.2CPSK調(diào)制的VHDL建模clk計(jì)數(shù)器startclk計(jì)數(shù)器start調(diào)制信號(hào)已調(diào)信號(hào)二選一開(kāi)關(guān)相載波0相載波圖4-132CPSK的調(diào)制方框圖2CPSK的調(diào)制器模型主要由計(jì)數(shù)器和二選一開(kāi)關(guān)等組成。計(jì)數(shù)器對(duì)外部時(shí)鐘進(jìn)行分頻與計(jì)數(shù)，并輸入兩位相位相反的數(shù)字載波信號(hào)；二選一開(kāi)關(guān)的功能是：在基帶信號(hào)的控制下，對(duì)兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為2CPSK。2CPSK調(diào)制電路如圖4-14所示圖4-14〔a〕2CPSK調(diào)制的建模電路圖4-14〔b〕2CPSK調(diào)制電路的邏輯電路圖2.2CPSK調(diào)制的VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypsktisport(clk:instd_logic;--系統(tǒng)時(shí)鐘start:instd_logic;--開(kāi)始調(diào)制信號(hào)x:instd_logic;--基帶信號(hào)y:outstd_logic);--調(diào)制信號(hào)endpskt;architecturebehavofpsktissignalq:std_logic_vector(1downto0);--兩位計(jì)數(shù)器signalf1，f2:std_logic;--載波信號(hào)beginprocess(clk)—此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1和f2beginifclk'eventandclk='1'thenifstart='0'thenq<="00";elsifq<="01"thenf1<='1';f2<=0;q<=q+1;elsifq="11"thenf<='0';f2<='1';q<="00";elsef1<='0';f2<='1';q<=q+1;endif;endif;endprocess;process〔clk)--得到載波f2beginifclk'eventandclk='1'thenifstart='0'thenq2<=0;elsifq2<=0thenf2<='1';q2<=q2+1;--改變q2后面數(shù)字的大小改變占空比elsifq2=1thenf2<='0';q2<=0;elsef2<='0';q2<=q2+1;endif;endif;endprocess;process(clk,x)—此進(jìn)程完成對(duì)x信號(hào)的調(diào)制beginifclk'eventandclk'1thenifq〔0〕='1'thenifx='1'theny<=f1;基帶x=1，輸出調(diào)制y=f1elsey<=f2;--基帶x=0,輸出調(diào)制為y=f2endif;endif;endif;endprocess;endbehav;4.4.22CPSK解調(diào)的實(shí)現(xiàn)1.2CPSK解調(diào)的VHDL建模2CPSK解調(diào)的建模方框圖如圖4-15所示基帶信號(hào)clk基帶信號(hào)clk計(jì)數(shù)器qstart調(diào)制信號(hào)判決圖4-152CPSK解調(diào)方框圖2CPSK調(diào)制器模型主要是由計(jì)數(shù)器和判決器等組成。圖中計(jì)數(shù)器q輸出與發(fā)端同步的0相數(shù)字載波。判決器工作的原理是：把計(jì)數(shù)器輸出的0相載波與數(shù)字CPSK信號(hào)中的載波進(jìn)行邏輯“與〞運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否那么輸出為“2CPSK解調(diào)的電路圖如圖4-16所示圖4-16〔a〕2CPSK解調(diào)的VHDL建模電路圖4-16〔b〕2CPSK解調(diào)的VHDL邏輯電路圖2.2CPSK解調(diào)VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypskjisport(clk:instd_logic;--系統(tǒng)時(shí)鐘start:in