電工電子技術(shù)第11章

制作曾令琴2004年12月隨機(jī)存取存儲(chǔ)器RAM可編程邏輯器件存儲(chǔ)器主要授課內(nèi)容第二篇2023/12/14第11章存儲(chǔ)器11.2可編程邏輯器件11.1隨機(jī)存取存儲(chǔ)器〔RAM〕第二篇2023/12/14存儲(chǔ)器學(xué)習(xí)要點(diǎn)了解隨機(jī)存取存儲(chǔ)器RAM的功能與結(jié)構(gòu)特點(diǎn)；了解可編程邏輯器件的結(jié)構(gòu)、原理及編程方式第二篇2023/12/14存儲(chǔ)矩陣讀寫控制器行地址譯碼器列地址譯碼器m位數(shù)據(jù)2nRAM電路結(jié)構(gòu)框圖mR/WCS輸出控制n位地址碼RAM電路是一種能夠隨時(shí)選擇任一存儲(chǔ)單元存入或取出數(shù)據(jù)的存儲(chǔ)器，通常稱作“讀/寫存儲(chǔ)器〞。11.1隨機(jī)存取存儲(chǔ)器RAM1功能與結(jié)構(gòu)第2頁2023/12/14RAM中的每個(gè)存放器都有一個(gè)編號(hào)，稱為地址。每次讀/寫信息時(shí)，只能和某一個(gè)指定地址的存放器之間進(jìn)行取出或是存入，此過程稱為訪問存儲(chǔ)器。訪問地址的是機(jī)器識(shí)別的二進(jìn)制數(shù)，送給地址譯碼器譯碼后，由相應(yīng)輸出線給出信號(hào)，控制被選中的存放器與存儲(chǔ)器的I/O端子，使其進(jìn)行讀/寫操作。地址譯碼器第2頁2023/12/14讀寫控制器讀/寫控制線對(duì)RAM究竟是讀還是寫進(jìn)行控制。例如R/W＝“0”時(shí)，執(zhí)行寫操作，R/W＝“1”時(shí)，執(zhí)行讀操作；由地址輸入端輸入的n位地址碼經(jīng)地址譯碼器譯碼后選中一組（信息長度m位）存儲(chǔ)單元，m位的二進(jìn)制代碼經(jīng)I/O接口被寫入或被讀出。

第2頁2023/12/14I/O控制為了節(jié)省器件引腳的數(shù)目，數(shù)據(jù)的輸入和輸出共用相同的引腳（I/O）。讀出時(shí)它們是輸出端，寫入時(shí)它們又是輸入端，即一線二用，由讀/寫控制線控制。I/O端子數(shù)決定于一個(gè)地址中寄存器的位數(shù)。通常RAM中寄存器有五種輸入信號(hào)和一種輸出信號(hào)：地址輸入信號(hào)、讀/寫（R/W）控制輸入信號(hào)、輸出控制（OE）信號(hào)、片選（CS）控制輸入信號(hào)、數(shù)據(jù)輸入信號(hào)和數(shù)據(jù)輸出信號(hào)。第2頁2023/12/14片選控制由于集成度的限制，通常要把許多片RAM組裝在一起構(gòu)成一臺(tái)計(jì)算機(jī)的存儲(chǔ)器。當(dāng)CPU訪問存儲(chǔ)器時(shí)，存儲(chǔ)器中只允許一片RAM中的一個(gè)地址與CPU交換信息，其它片RAM不能與CPU發(fā)生聯(lián)系，所謂片選就是實(shí)現(xiàn)這種控制的。通常一片RAM有一根或幾根片選線，當(dāng)某一片的片選線為有效電平時(shí)，則該片被選中，地址譯碼器的輸出信號(hào)控制該片某個(gè)地址與CPU接通；片選線為無效電平時(shí)，與CPU之間呈斷開狀態(tài)。例如片選信號(hào)CS＝“1”時(shí)，RAM被禁止讀寫，處于保持狀態(tài)，I/O口的三態(tài)門處于高阻抗?fàn)顟B(tài)；CS＝“0”時(shí)，RAM可在讀/寫控制輸入R/W的作用下作讀出或?qū)懭氩僮?。?頁2023/12/14存儲(chǔ)矩陣RAM中的存儲(chǔ)單元因排列成矩陣形式而得名存儲(chǔ)矩陣。地址譯碼器的輸出控制存儲(chǔ)矩陣與I/O端的連接，但凡被選中的單元就接通，沒有選中的均處于斷開狀態(tài)。存儲(chǔ)器的容量由地址碼的位數(shù)n和字長的位數(shù)m決定，當(dāng)?shù)刂反a的位數(shù)為n、字長的位數(shù)為m時(shí)，存儲(chǔ)器內(nèi)含2n×m個(gè)存儲(chǔ)單元。其容量為2n×m。通常210＝1024字稱為1K個(gè)字節(jié)。為了方便，存儲(chǔ)器的容量常用幾K×字長表示。第2頁2023/12/142.RAM的存儲(chǔ)單元電路存儲(chǔ)單元是RAM的核心局部。按功能的不同可分為靜態(tài)和動(dòng)態(tài)兩類，按所用元件的類型又可分為雙極型和單極型兩種。雙極型存儲(chǔ)單元速度高，單極型存儲(chǔ)單元功耗低、容量大。在要求存取速度快的場合常用雙極型RAM電路，但對(duì)速度要求不高時(shí)，常用單極型存儲(chǔ)器。我們以單極型存儲(chǔ)器為例介紹RAM的工作原理?？刂齐娐稾i靜態(tài)RAM存儲(chǔ)單元T6T4T3T2T1T5QQUDD1位線0位線行選擇線第2頁2023/12/14T6T4T3T2T1T5QQUDD1位線0位線行選擇線圖中T1和T2，T3、和T4分別構(gòu)成兩個(gè)反相器。兩個(gè)反相器交叉耦合又構(gòu)成了根本觸發(fā)器，作為儲(chǔ)存信號(hào)的單元，Q＝１時(shí)為“1〞態(tài)，Q＝0時(shí)為“0〞態(tài)。T5和T6是門控管，其導(dǎo)通和截止均受行選擇線控制。六管靜態(tài)存儲(chǔ)單元CMOS第2頁2023/12/14T6T4T3T2T1T5QQUDD1位線0位線行選擇線行選擇線為高電平時(shí)，T5、T6導(dǎo)通，觸發(fā)器輸出端與位線接通，此時(shí)通過位選擇線對(duì)存儲(chǔ)單元操作。在讀控制R信號(hào)作用下，可將基本觸發(fā)器存儲(chǔ)的數(shù)據(jù)輸出。如Q＝１時(shí)，1位線輸出1，0位線輸出0。根據(jù)兩條線上的電位高低就可知道該存儲(chǔ)單元的數(shù)據(jù)（0位線的電位經(jīng)非門后取出）。在寫控制信號(hào)W作用下，需寫入的數(shù)據(jù)被送入1位線和0位線，經(jīng)過T5、T6加在反相器的輸入端，將基本觸發(fā)器置于所需的狀態(tài)。當(dāng)行選擇線為低電平時(shí)，T5、T6截止，這時(shí)存儲(chǔ)單元和位線斷開，存儲(chǔ)單元的狀態(tài)保持不變。第2頁2023/12/14動(dòng)態(tài)RAM存儲(chǔ)單元TC0C字選線數(shù)據(jù)線一個(gè)MOS管和一個(gè)電容即可組成一個(gè)最簡單的動(dòng)態(tài)存儲(chǔ)單元電路，如左圖所示。動(dòng)態(tài)存儲(chǔ)單元電路是利用電容C上存儲(chǔ)的電壓來表示數(shù)據(jù)的狀態(tài)，T起一個(gè)開關(guān)的作用。當(dāng)存儲(chǔ)單元未被選中時(shí)，字選線為低電平0，T截止，C和數(shù)據(jù)線之間隔離。當(dāng)存儲(chǔ)單元被選中時(shí)，字選線為高電平1時(shí)，T導(dǎo)通，可以對(duì)存儲(chǔ)單元進(jìn)行讀/寫操作。寫入時(shí)，送到數(shù)據(jù)線上的二進(jìn)制信號(hào)經(jīng)T存入C中；讀出時(shí)，C的電平經(jīng)數(shù)據(jù)線讀出，讀出的數(shù)據(jù)經(jīng)放大后，再送到輸出端。同時(shí)由于C和數(shù)據(jù)線的分布電容C0并聯(lián)，C要放掉局部電荷。為保持原有的信息，放大后的數(shù)據(jù)同時(shí)回送到數(shù)據(jù)線上，對(duì)C進(jìn)行重寫〔稱為刷新〕。對(duì)長時(shí)間無讀/寫操作的存儲(chǔ)單元，C會(huì)緩慢放電，所以存儲(chǔ)器必須定時(shí)對(duì)所有存儲(chǔ)單元進(jìn)行刷新，這是動(dòng)態(tài)存儲(chǔ)器的特點(diǎn)。第2頁2023/12/143.RAM的容量擴(kuò)展位擴(kuò)展方式如果一片RAM中的字?jǐn)?shù)已經(jīng)夠用，而每個(gè)字的位數(shù)不夠用時(shí)，可采用位擴(kuò)展連接方式解決。其數(shù)據(jù)位的擴(kuò)展方法是：將各個(gè)RAM的地址碼并聯(lián)片選端并聯(lián)即可。第2頁2023/12/14字?jǐn)U展方式假設(shè)每一片RAM的數(shù)據(jù)位已經(jīng)夠用，但字?jǐn)?shù)不夠用時(shí)，可采用字?jǐn)U展連接方式〔或稱為地址擴(kuò)展方式〕解決。由于存儲(chǔ)數(shù)據(jù)的數(shù)量增加，必然要增加地址碼的位數(shù)，如1K×8擴(kuò)展為4K×8，地址碼由10位變?yōu)?2位，通常12位地址中的低10位，接各存儲(chǔ)器原有的地址端，高兩位經(jīng)2線—4線譯碼器后四路輸出分別連接一個(gè)存儲(chǔ)器的片選端。第2頁2023/12/14字、位同時(shí)擴(kuò)展將16片2114(1024×4位的RAM)和3線－8線譯碼器74LS138接成一個(gè)8K×8位的RAM。分析：2114有10根地址線，4根位線8K×8位要13根地址線，8根位線結(jié)論：用3－8譯碼器擴(kuò)展3個(gè)地址輸入端接成8K×4位；用2片8K×4位接成8K×8位。第2頁2023/12/148K×4位第2頁2023/12/14檢驗(yàn)學(xué)習(xí)結(jié)果RAM有幾種類型的存儲(chǔ)單元？各適用于什么場合？什么是隨機(jī)存儲(chǔ)器？隨機(jī)存儲(chǔ)器有何特點(diǎn)？多看多練多做存儲(chǔ)器的容量由什么來決定？第2頁2023/12/1411.2可編程邏輯器件正常工作時(shí)ROM只能讀出不能寫入；電源斷開時(shí)，ROM中的信息仍然保存不會(huì)喪失；1.只讀存儲(chǔ)器〔ROM〕的根本概念存儲(chǔ)信息根據(jù)用戶需要寫入，斷電情況下可以長期保存，需要時(shí)可改寫。PROM特點(diǎn)：與陣列——固定或陣列——可編程只讀存儲(chǔ)器按寫入方式可分為：固定ROM：存儲(chǔ)信息制造時(shí)存入，封閉后無法更改；可編程PROM可擦除EPROM電改寫可編程EEPROM第2頁2023/12/142.可編程邏輯器件的存儲(chǔ)單元早期制造的PROM可編程邏輯器件的存儲(chǔ)單元是利用其內(nèi)部的熔絲是否被燒斷來寫入數(shù)據(jù)的，因其只能寫入一次，使其應(yīng)用受到很大限制。目前使用的PROM可屢次寫入的存儲(chǔ)單元是在MOS管中置入浮置柵的方法實(shí)現(xiàn)的。P+P+N型襯底S浮置柵D字線位線浮置柵MOS管—UDD左圖是浮置柵PMOS管的結(jié)構(gòu)圖，浮置柵被包圍在絕緣的二氧化硅之中。寫入時(shí)，在漏極和襯底之間加足夠高的反向脈沖電壓〔－30V～－45V〕，將PN結(jié)擊穿，雪崩擊穿產(chǎn)生的高能電子穿透二氧化硅絕緣層進(jìn)入浮置柵中。脈沖電壓消失后，浮置柵中的電子無放電回路而被保存下來。帶電荷的浮置柵使浮置柵MOS管的源漏之間導(dǎo)通，當(dāng)字線選中該存儲(chǔ)單元時(shí)，位線為低電平；假設(shè)浮置柵中無電荷，浮置柵MOS管截止，位線為高電平。第2頁2023/12/14用戶需要改寫存儲(chǔ)單元的內(nèi)容時(shí)，要先用紫外燈光線照射石英蓋板下集成芯片中的FAMOS管，在光的作用下，浮置柵上注入的電荷就會(huì)形成光電流而泄漏掉，EPROM便可恢復(fù)原態(tài)。利用光抹掉寫入的內(nèi)容需要的時(shí)間較長〔30分鐘以上〕，為了縮短抹去時(shí)間，目前通常使用電擦除的方式。在這種類型的存儲(chǔ)單元中，N溝道浮置柵MOS管的浮置柵上面又增加一個(gè)有外接引線的柵極G2，稱為疊柵MOS管。當(dāng)浮置柵G1中注入高能電子后，G2加正常工作電壓時(shí)，無法使疊柵MOS管導(dǎo)通；當(dāng)浮置柵G1中未注入高能電子時(shí)，G2加正常工作電壓可使疊柵MOS管導(dǎo)通。第2頁2023/12/143.可編程邏輯器件根據(jù)編程方式的不同可分為掩膜編程現(xiàn)場編程任意一個(gè)邏輯函數(shù)都可以寫成與—或表達(dá)形式，所以可編程邏輯器件的根本結(jié)構(gòu)是一個(gè)與陣列和一個(gè)或陣列。???P0Pm-1???I0In-1???O0Ob-1N個(gè)輸入b個(gè)輸出m個(gè)乘積項(xiàng)與陣列或陣列???第2頁2023/12/14〔1〕可編程邏輯陣列〔PLA〕特點(diǎn)：

與陣列可編程或陣列可編程固定連接邏輯連接邏輯斷開×由于可編程邏輯器件內(nèi)部元件數(shù)量眾多，為簡化原理結(jié)構(gòu)圖，常用上述符號(hào)表示連接關(guān)系。A+B+DABCD0≥1&ABCDABCDABD邏輯關(guān)系運(yùn)算符號(hào)第2頁2023/12/14G3=B3G2=B3B2+B3B2

G1=B2B1+B2B1G0=B1B0+B1B0

B0B0B1B1B2B2B3B3G0G1G2G3與陣列或陣列例用PLA實(shí)現(xiàn)4位二進(jìn)制數(shù)轉(zhuǎn)換為Gray碼的電路。特點(diǎn)：與或陣列都可編程。

PLA中的與陣列被編程產(chǎn)生所需的全部與項(xiàng)；PLA中的或陣列被編程完成相應(yīng)與項(xiàng)間的或運(yùn)算并產(chǎn)生輸出。由此大大提高了芯片面積的有效利用率。第2頁2023/12/14〔2〕可編程陣列邏輯〔PAL〕特點(diǎn)：

與陣列可編程或陣列固定與同樣位數(shù)的PLA相比，PAL不但減少了編程點(diǎn)數(shù)(或陣列固定)，而且也簡化了編程工作(僅對(duì)與陣列編程，工作單一)。這樣，更加有利于輔助設(shè)計(jì)系統(tǒng)的開發(fā)。輸入I[0-(n-1)]組合PAL的基本結(jié)構(gòu)框圖nO[0-(s-1)]slkP[0-(k-1)]O輸出IO輸出IO[0-(l-1)]與陣列（可編程）或陣列（固定）第2頁2023/12/14〔3〕通用陣列邏輯〔GAL〕采用浮柵隧道氧化層MOS管，實(shí)現(xiàn)了在很短時(shí)間完成電擦除和電改寫，而且可以屢