數(shù)字電子技術(shù)Chart5

可編程邏輯器件第5章主要內(nèi)容5.1概述5.2簡單可編程邏輯器件5.3高密度可編程邏輯器件5.4可編程邏輯器件的編程與測試PLD器件的構(gòu)造、特點和任務(wù)原理；用PLD器件實現(xiàn)函數(shù)。本章重點1、可編程邏輯器件的含義及用途可編程邏輯器件，簡稱PLD。是一種可由用戶編程來實現(xiàn)各種邏輯功能的器件。它作為通用型的邏輯器件出現(xiàn)，但它的邏輯功能卻是由用戶經(jīng)過編程來設(shè)定，因此，它同時具有公用型器件的特點。公用型和通用型邏輯器件是數(shù)字集成電路根據(jù)邏輯特點不同進展分類得到的。2、PLD的開展歷程及分類低密度PLD：ROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL。高密度PLD：可擦除的可編程邏輯器件EPLD、復(fù)雜可編程邏輯器件CPLD、可編程邏輯門陣列PFGA。在系統(tǒng)可編程邏輯器件：ISP-PLD5.1概述5.1.1可編程邏輯器件的開展3、可編程邏輯器件電路的表示與門(b)輸出恒等于0的與門(c)或門(d)互補輸出的緩沖器(e)三態(tài)輸出的緩沖器5.2簡單可編程邏輯器件根據(jù)與門陣列、或門陣列和輸出構(gòu)造的不同，簡單可編程邏輯器件〔簡稱簡單PLD〕可分為4種根本類型：PROM、PLA、PAL和GAL。簡單PLD也稱為低密度PLD，其根本框圖為：5.2.1只讀存儲器ROM存儲器的相關(guān)概念:半導(dǎo)體存儲器是一種能存儲大量二進制信息的半導(dǎo)體器件。常見的半導(dǎo)體存儲器件舉例：軟盤、光盤、U盤、內(nèi)存、閃存等。衡量存儲器性能的兩個主要目的：存儲容量和存取速度。1．存貯容量定義：存貯二值信息的多少，用Bit或Byte為單位。1K=1024=2102．存取時間定義：延續(xù)兩次讀取〔或?qū)懭搿巢僮魉g隔的最短時間。時間越短，速度越高。存儲器的分類:1.按存取功能分類只讀存儲器〔簡稱ROM〕隨機存儲器〔簡稱RAM〕掩膜ROM可編程ROM可編程可擦除的ROM快閃存儲器紫外線擦除電擦除靜態(tài)RAM〔構(gòu)造復(fù)雜、速度快〕動態(tài)RAM〔構(gòu)造簡單、集成度高、速度慢〕2.按制造工藝分類雙極型MOS型〔多用于大容量存儲〕1、掩膜ROM〔1〕掩膜ROM的特點不能由用戶編程，其中的程序是按照用戶的要求專門設(shè)計，出廠時內(nèi)部存儲的數(shù)據(jù)已“固化〞在里邊。常用來存放固定的數(shù)據(jù)或程序，如計算機系統(tǒng)的引導(dǎo)程序、監(jiān)控程序、函數(shù)表、字符表等。1、掩膜ROM存儲矩陣由存儲單元〔二極管、雙極型三極管或MOS管〕陳列而成。地址譯碼器擔(dān)任將輸入的地址翻譯成相應(yīng)的控制信號，然后根據(jù)該信號從存儲矩陣中將指定單元中的數(shù)據(jù)選出，且送到輸出緩沖器。輸出緩沖器既可以提高存儲器的帶負載才干，也可以實現(xiàn)對輸出形狀的三態(tài)控制，以便與系統(tǒng)的總線聯(lián)接?！?〕掩膜ROM的構(gòu)造框圖及各部分的作用2、可編程只讀存儲器PROM〔1〕特點在構(gòu)造上，同樣由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成。在出廠時曾經(jīng)在存儲矩陣的一切交叉點上全部制造了存儲元件，即相當于在一切存儲單元中都存入了1。〔2〕PROM舉例16×8位PROM的構(gòu)造原理圖熔絲PROM中的內(nèi)容一經(jīng)寫入，就不能夠再修正，即只能寫入一次。所以PROM不能夠滿足研制過程中經(jīng)常修正存儲內(nèi)容的需求。11輸出緩沖VCCA1A0D1D3D2D0地址譯碼器存儲單元字線分析已存入數(shù)據(jù)的固定ROM電路。〔二極管作存儲單元〕☆地址譯碼器☆存儲單元地址譯碼器是一個與門陣列，每一個字線對應(yīng)一個最小項，且是全部最小項。存儲單元是一個或門陣列，每一個位線是將所對應(yīng)的與項相加，是最小項之和。位線例：固定PROM11輸出緩沖VCCA1A0D1D3D2D0地址譯碼器存儲單元☆地址譯碼器〔字線〕和存儲矩陣〔位線〕之間的關(guān)系。A1A0D3D2D1D000010101101010011111111001011010011111100011字線W和位線D的每個交叉點都是一個存儲單元。交叉點接二極管時相當于存1，沒有接二極管相當于存0。交叉點的數(shù)目就是存儲單元數(shù)。存儲容量＝字數(shù)X位數(shù)＝4X4交叉點還可以接三極管、MOS管等。只需W0為1其他為字線為00110有0為0，全1為1。有1為1，全0為0?！颬ROM通用陣列圖表示法：將字線和位線畫成相互垂直的一個陣列，字線和位線的每一個交叉點對應(yīng)一個存儲單元，在交叉點上畫一個“點〞，表示該單元存“1〞，否那么表示該單元存“0〞?！颬ROM方框圖：地址碼與陣列字線或陣列位線與陣列是輸入變量的全部最小項。不可編程。與項相加，可編程A1A0D3D2D1D0000101011010100111111110例：用二極管作存儲單元的固定ROM3、可編程可擦除只讀存儲器EPROM〔1〕特點是一種可以多次改寫的ROM，總體構(gòu)造與前面兩種ROM一樣。最早研討勝利并投入運用的EPROM是利用紫外線照射芯片上的石英窗口，從而抹去存儲器中的信息，再用電的方式寫入新的信息。存儲單元是用浮置柵雪崩注入型MOS管〔FAMOS〕構(gòu)成的。3、可編程可擦除只讀存儲器EPROM〔2〕EPROM芯片舉例------2764A0~A12：13條地址輸入線，闡明芯片的容量是8K個單元。D0~D7：8條數(shù)據(jù)線，闡明芯片中的每個存儲單元存放一個字節(jié)〔即8位二進制數(shù)〕。4、電可擦除可編程只讀存儲器E2PROM〔1〕特點可用電信號進展在線擦除與重寫，需求時間很短。2716型E2PROM的容量為2K×8位，其邏輯符號為：〔2〕E2PROM芯片舉例------27164、電可擦除可編程只讀存儲器E2PROMA0~A10：11條地址輸入線。I/O0~I/O7：8條數(shù)據(jù)輸入/輸出線。5、快閃存儲器〔FlashMemory〕閃存具有較快的讀取速度，以較大區(qū)塊進展數(shù)據(jù)抹擦。由于構(gòu)造的限制，其擦除次數(shù)有限，通常在1萬至100萬次之間。與硬盤相比，閃存的動態(tài)抗震才干更強。典型運用：筆記本、相機、U盤、手機等。5.2.2可編程邏輯陣列PLA根本構(gòu)造中包括與陣列和或陣列，這兩種陣列都可編程。清華大學(xué)電機系唐慶玉2003年11月15日編AND陣列可編程OR陣列可編程O2O1O0I2I1I0輸出輸入問題：圖中的四個輸出的邏輯式分別是什么？該電路能否用來設(shè)計時序邏輯電路？5.2.3可編程陣列邏輯PAL可編程陣列邏輯〔ProgrammabeeArrayLogic〕70年代末由MMI公司推出雙極性工藝、熔絲編程方式〔一次性編程〕是在FPLA〔現(xiàn)場可編程邏輯陣列〕根底上開展而來的。由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成。1、PAL的根本電路構(gòu)造及特點根本電路構(gòu)造一個編程后的PAL電路：圖中的四個輸出的邏輯式分別是什么？假設(shè),那么如何編程？公用輸出構(gòu)造可編程輸入/輸出構(gòu)造存放器輸出構(gòu)造異或輸出構(gòu)造運算選通反響構(gòu)造2、PAL的幾種輸出電路構(gòu)造PAL的輸出構(gòu)造〔1〕－－公用輸出構(gòu)造公用輸出構(gòu)造的輸出端只能用作輸出運用。PAL的輸出構(gòu)造〔2〕－－可編程輸入/輸出構(gòu)造該構(gòu)造PAL的輸出端是一個可編程控制的三態(tài)緩沖器，同時可以做輸入端運用。PAL的輸出構(gòu)造〔3〕－－存放器輸出構(gòu)造利用存放器輸出構(gòu)造不僅可以存儲與－或邏輯陣列輸出的形狀，而且能很方便地組成各種時序邏輯電路。PAL的輸出構(gòu)造〔4〕－－異或輸出構(gòu)造利用異或輸出構(gòu)造不僅便于對與－或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)存放器的堅持操作。PAL的輸出構(gòu)造〔5〕－－運算選通反響構(gòu)造利用該構(gòu)造可以產(chǎn)生多種算術(shù)、邏輯運算。PAL的運用〔1〕－－設(shè)計組合邏輯電路〔例5.2〕PAL的運用〔2〕－－設(shè)計時序邏輯電路〔例5.3〕PAL的運用：GAL采用電可擦除的CMOS工藝制造，可以用電壓信號擦除并可重新編程。GAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC〔OutputLogicMacroCell〕。經(jīng)過編程可將OLMC設(shè)置成不同的任務(wù)形狀，這樣就可以用同一種型號的GAL器件實現(xiàn)PAL器件一切的各種輸出電路任務(wù)方式，從而加強了器件的通用性。GAL16V8的電路構(gòu)造圖5.2.4通用陣列邏輯〔GAL〕1、GAL的根本電路構(gòu)造及特點GAL16V8I0/CLKI1I2I3I4I5I6I7I8GNDVCCF7F6F5F4F3F2F1F0I9/OE20111012-9腳輸入〔固定〕1腳時鐘〔可定義成輸入〕11腳輸出使能〔可定義成輸入〕12-19腳輸出〔也可定義成輸入〕I/OOI/OGAL16V8的引腳圖：2、輸出邏輯宏單元(OLMC)(1)OLMC的構(gòu)造圖9-30OLMC的內(nèi)部構(gòu)造一個或門：實現(xiàn)或邏輯，是或陣列中的一員；一個D-FF：實現(xiàn)時序邏輯；四個數(shù)據(jù)選擇器：實現(xiàn)方式控制；(由AC0和AC1(n)編程控制)門電路：輔助功能。3、OLMC的構(gòu)造控制字

總控制屏蔽不用乘積項極性控制當SYN=1時，8個單元都是組合型；當SYN=0時，允許每個單元自定義為組合型或存放器型(由AC0、AC1(n)確定)；每個OLMC包含或門陣列中的一個或門。一個或門有8個輸入端，和來自與陣列的8個乘積項(PT)相對應(yīng)。其中7個直接相連，第一個乘積項(圖中最上邊的一項)經(jīng)PTMUX相連或門輸出為有關(guān)乘積項之和。異或門的作用是選擇輸出信號的極性。當XOR(n)為1時，異或門起反相器作用，否那么起同相器作用。XOR(n)是控制字中的一位，n為引腳號。D觸發(fā)器(存放器)對異或門的輸出形狀起記憶(存儲)作用，使GAL適用于時序邏輯電路。4個多路開關(guān)(MUX)在構(gòu)造控制字段作用下設(shè)定輸出邏輯宏單元的組態(tài)。PTMUX是乘積項選擇器，在AC1(n)·AC0控制下選擇第一乘積項或地(0)送至或門輸入端。OMUX是輸出類型選擇器，在AC1(n)+AC0控制下選擇組合型(異或門輸出)或存放型(經(jīng)D觸發(fā)器存儲后輸出)邏輯運算結(jié)果送到輸出緩沖器。TSMUX是三態(tài)緩沖器的使能信號選擇器，在AC1(n)和AC1控制下從UCC、地、OE或第一乘積項中選擇1個作為輸出緩沖器的使能信號。FMUX是反響源選擇器。在AC1(n)、AC0控制下選擇D觸發(fā)器的Q、本級OLMC輸出、鄰級OLMC的輸出或地電平作為反響源送回與陣列作為輸入信號。(2)構(gòu)造控制字GAL的構(gòu)造控制字共82位，每位取值為“1〞或“0〞，如圖9-31所示。圖中XOR(n)和AC1(n)字段下的數(shù)字對應(yīng)各個OLMC的引腳號。圖9-31GAL的構(gòu)造控制字SYN決議GAL器件是具有存放器型(時序型)輸出才干(SYN=0)，還是純粹組合型輸出才干(SYN=1)。在OLMC(12)和OLMC(19)中，SYN還替代AC1(n)，SYN替代AC0作為FMUX的選擇輸入，以維護與PAL器件的兼容性。AC0、AC1(n)方式控制位。8個OLMC公用1位AC0。AC1(n)共8位，每個OLMC(n)有1位，n為引腳號(12~19)。AC0,AC1(n)兩者配合控制各MUX的任務(wù)。XOR(n)極性控制位，共8位，每個OLMC(n)有1位，它經(jīng)過異或門來控制輸出極性。XOR(n)=0時，輸出低有效；XOR(n)=1時，輸出高有效。PT(n)積項制止位，共64位，和與陣列中64個乘積項(PT0~PT63)相對應(yīng)，用以制止(屏蔽)某些不用的乘積項。在SYN、AC0、AC1(n)組合控制下，OLMC(n)可組態(tài)配置成5種任務(wù)方式，表9-4列出了各種方式下對控制位的配置和選擇。圖9-32(a)~(e)分別表示不同配置方式下OLMC的等效電路。OLMC組態(tài)的實現(xiàn)，即構(gòu)造控制字各控制位的設(shè)定都是由開發(fā)軟件和硬件自動完成的。從以上分析看出GAL器件由于采用了OLMC，所以運用更加靈敏，只需寫入不同的構(gòu)造控制字，就可以得到不同類型的輸出電路構(gòu)造。這些電路構(gòu)造完全可以取代PAL器件的各種輸出電路構(gòu)造。表9-4OLMC任務(wù)方式的配置選擇5.3高密度可編程邏輯器件通常將集成度大于1000門/片的PLD稱為高密度可編程邏輯器件〔HDPLD〕。可擦除可編程邏輯器件EPLD復(fù)雜可編程邏輯器件CPLD現(xiàn)場可編程門陣列FPGA是一種集成度比PAL和GAL高得多的高密度PLD〔1萬門以上〕。根本構(gòu)造與PAL和GAL類似，仍由可編程的與邏輯陣列、固定的或邏輯陣列和輸出邏輯宏單元〔OLMC〕組成。EPLD中的OLMC不僅可編程，而且OLMC中的觸發(fā)器還增設(shè)了預(yù)置數(shù)和異步置零功能，因此比GAL中的OLMC有更大的運用靈敏性。5.3.1可擦除可編程邏輯器件〔EPLD〕5.3.2復(fù)雜可編程邏輯器件〔CPLD〕1.CPLD的構(gòu)造〔a〕通用CPLD構(gòu)造框圖〔b〕邏輯塊構(gòu)造圖2.CPLD的組成Altera公司消費的MAX7000A從構(gòu)造上主要包括邏輯陣列塊〔LAB〕、宏單元、I/O控制塊和可編程互連陣列〔PIA〕四部分。〔1〕邏輯陣列塊〔LAB〕每個邏輯陣列塊由16個宏單元組成，其輸入信號分別來自于PIA的36個通用邏輯輸入、全局控制信號和從I/O引腳到存放器的直接輸入通道?！?〕宏單元主要由與陣列、乘積項選擇陣列、一個或門、一個異或門、一個觸發(fā)器和四個數(shù)據(jù)選擇器構(gòu)成，因此，每一個宏單元就相當于一片GAL。MAX7000A一切宏單元的OLMC都能單獨的被配置成組合邏輯任務(wù)方式或時序邏輯任務(wù)方式。2.CPLD的組成〔3〕I/O控制塊MAX7000A的每一個I/O控制塊允許每個I/O引腳單獨的配置成輸入、輸出或雙向任務(wù)方式。一切I/O引腳都有一個三態(tài)輸出緩沖器，可以從6～16個全局輸出使能信號中選擇一個信號作為其控制信號，也可以選擇集電極開路輸出?！?〕可編程互連陣列〔PIA〕PIA可以將多個LAB和I/O控制塊銜接起來構(gòu)成所需求的邏輯功能。MAX7000A中的PIA是一組可編程的全局總線，可以將輸入任何信號源送到整個芯片的各個地方。5.3.3現(xiàn)場可編程門陣列〔FPGA〕是一種高密度PLD〔3萬門以上/片〕。電路構(gòu)造不再是由與－或邏輯陣列和輸出邏輯宏單元〔OLMC〕組成，而是由假設(shè)干獨立的可編程邏輯模塊組成。用戶可以經(jīng)過編程將這些邏輯模塊銜接成所需求的數(shù)字系統(tǒng)。FPGA的根本構(gòu)造方式表示圖：FPGA的大部分引腳都與可編程的IOB相連，均可根據(jù)需求設(shè)置成輸入端或輸出端。每個CLB中都包含組合邏輯電路和存儲電路〔觸發(fā)器〕兩部分，可以設(shè)置成規(guī)模不大的組合邏輯電路或時序邏輯電路。為了能將這些CLB靈敏地銜接成各種運用電路，在CLB之間的布線區(qū)內(nèi)配備了豐富的連線資源。這些互連資源包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的銜接點。FPGA的構(gòu)造特點：FPGA的優(yōu)點：FPGA的這種CLB陣列構(gòu)造方式抑制了PAL等PLD中那種固定的與－或邏輯陣列構(gòu)造的局限性，在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時顯得更加靈敏。同時，由于加大了可編程I/O端的數(shù)目，也使得各引腳信號的安排更加方便和合理。FPGA的缺陷：信號傳輸延遲時間不確定。在構(gòu)成復(fù)雜的數(shù)字系統(tǒng)時普通總要將假設(shè)干個CLB組合起來才干實現(xiàn)。而由于每個信號的傳輸途徑各異，所以傳輸延遲時間也就不能夠相等。這不僅會給設(shè)計任務(wù)帶來費事，而且也限制了器件的任務(wù)速度。FPGA中的編程數(shù)據(jù)具有掉電易失性。因此，每次開場任務(wù)時都要重新裝載編程數(shù)據(jù)，并需求配備保管編程數(shù)據(jù)的RPROM。這些都給運用帶來一些不便。嚴密性差。FPGA的編程數(shù)據(jù)普通是存放在EPROM中的，而且要讀出并送到FPGA的SRAM中，因此不便于嚴密。5.4可編程邏輯器件的編程與測試5.4.1可編程邏輯器