電路和電子技術(shù) 第5章 組合邏輯電路

第5章組合邏輯電路5.1邏輯關(guān)系5.2邏輯門(mén)電路5.3邏輯函數(shù)的表示及其化簡(jiǎn)5.4組合邏輯電路的分析與設(shè)計(jì)5.5常用的集成組合邏輯電路《電工和電子技術(shù)》學(xué)習(xí)要點(diǎn)在具體的數(shù)字電路與分析、設(shè)計(jì)方法之間，以分析、設(shè)計(jì)方法為主。在具體的設(shè)計(jì)步驟與所依據(jù)的概念、原理之間，以概念、原理為主。在繼承電路的內(nèi)部工作原理和外部特性之間，以外部特性為主。

數(shù)字電路分為兩類(lèi)：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路的特點(diǎn)是不具有記憶功能，即輸出變量的狀態(tài)只取決于該時(shí)刻輸入變量的狀態(tài)，而與電路原來(lái)的輸出狀態(tài)無(wú)關(guān)。5.1邏輯關(guān)系

數(shù)字電路是研究輸出變量與輸入變量之間的邏輯關(guān)系。這種關(guān)系用邏輯函數(shù)表示，所以又將數(shù)字電路稱(chēng)為邏輯電路。5.1.1基本邏輯關(guān)系

與、或、非是邏輯代數(shù)中三種最基本的邏輯關(guān)系。與、或、非的邏輯關(guān)系也可以稱(chēng)為邏輯運(yùn)算或邏輯函數(shù)。1.與邏輯運(yùn)算

若決定某一事件的所有條件都滿足這個(gè)事件才發(fā)生，這種邏輯關(guān)系稱(chēng)為與邏輯關(guān)系或稱(chēng)與運(yùn)算。

右圖中，只有開(kāi)關(guān)A和開(kāi)關(guān)B同時(shí)閉合時(shí)（條件），燈Y才亮（結(jié)果）。可見(jiàn)燈亮事件與開(kāi)關(guān)A、B的關(guān)系是與邏輯關(guān)系。EABY設(shè)開(kāi)關(guān)閉合用“1”表示，斷開(kāi)用“0”表示；燈亮用“1”表示，燈暗用“0”表示，則與邏輯關(guān)系的表達(dá)式為Y=A·B。此式表示輸出Y與輸入A、B之間為與運(yùn)算，也稱(chēng)邏輯乘。ABY&與邏輯符號(hào)ABY000001100111與邏輯真值表

表示邏輯關(guān)系的狀態(tài)表稱(chēng)為真值表2.或邏輯運(yùn)算

若決定某一事件的各個(gè)條件中，只要有一個(gè)滿足，這個(gè)事件就發(fā)生，這種邏輯關(guān)系稱(chēng)為或邏輯關(guān)系，也稱(chēng)或運(yùn)算。EABY右圖中，當(dāng)開(kāi)關(guān)A閉合、開(kāi)關(guān)B閉合，或開(kāi)關(guān)A、B均閉合，都使燈亮的事件發(fā)生。 燈亮與開(kāi)關(guān)的關(guān)系為或邏輯關(guān)系，可用邏輯表達(dá)式Y(jié)=A+B表示，輸出Y與輸入A、B之間為或運(yùn)算，也稱(chēng)邏輯加。ABY001011100111或邏輯真值表

ABY或邏輯符號(hào)≥

13.非運(yùn)算上述兩種基本運(yùn)算也可以推廣到多輸入變量的情況，例如：Y

=

A

BCD，Y

=

A+B+C等等。

若某事件的發(fā)生，取決于條件的否定，即條件滿足事件不發(fā)生，條件不滿足事件發(fā)生。這種邏輯關(guān)系稱(chēng)為邏輯非。REAY右圖中，當(dāng)開(kāi)關(guān)A閉合時(shí)燈滅，而開(kāi)關(guān)A打開(kāi)時(shí)燈亮。非邏輯關(guān)系的表達(dá)式可寫(xiě)為A1Y非邏輯符號(hào)AY0011非邏輯真值表

5.1.2復(fù)合邏輯關(guān)系

任何復(fù)雜的邏輯關(guān)系都可由三種基本邏輯關(guān)系組合而成，常用的邏輯關(guān)系有與非、或非、與或非、異或、同或等等。名稱(chēng)邏輯表達(dá)式邏輯符號(hào)功能說(shuō)明與門(mén)Y=A·B輸入全1，輸出為1輸入有0，輸出為0

或門(mén)Y=A+B輸入有1，輸出為1輸入全0，輸出為0非門(mén)輸入為1，輸出為0輸入為0，輸出為1表9.1.4常用邏輯關(guān)系及其門(mén)電路符號(hào)&ABY≥1ABY1AY

名稱(chēng)邏輯表達(dá)式邏輯符號(hào)功能說(shuō)明與非門(mén)輸入有0，輸出為1輸入全1，輸出為0

或非門(mén)輸入有1，輸出為0輸入全0，輸出為1異或門(mén)輸入相異，輸出為1輸入相同，輸出為0同或門(mén)

=A

B

輸入相同，輸出為1輸入相異，輸出為0與或非門(mén)相與有1，輸出為0相與全0，輸出為1&ABY≥1ABY=1ABY=ABY&ABY≥1CD續(xù)表

5.2邏輯門(mén)電路

實(shí)現(xiàn)某種邏輯運(yùn)算的電路稱(chēng)為門(mén)電路。

門(mén)電路有很多不同的種類(lèi)。按使用元器件可分為二極管-晶體管邏輯（DTL）門(mén)電路、晶體管-晶體管邏輯（TTL）門(mén)電路和互補(bǔ)型絕緣柵場(chǎng)效應(yīng)管（CMOS）門(mén)電路。按功能可分為與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、異或門(mén)等；按制造方法可分為分立元件門(mén)電路和集成門(mén)電路。

分析邏輯電路時(shí)只用兩種相反的工作狀態(tài)，并用1或0表示。

正邏輯系統(tǒng)：高電平用1表示，低電平用0表示。

負(fù)邏輯系統(tǒng)：高電平用0表示，低電平用1表示。本書(shū)中使用通常慣用的正邏輯。

+12VABDADBYR

結(jié)論：A、B兩個(gè)輸入端中，至少有一個(gè)為0（低電平）時(shí)，輸出端Y=0。輸入端A、B均為1（高電平）時(shí)，輸出才是Y=

1。因而實(shí)現(xiàn)了與門(mén)的“有0出0，全1出1”的邏輯功能。

與門(mén)工作波形AYB1.與門(mén)的工作原理DA

–12VYABDBR2.或門(mén)的工作原理

結(jié)論：A、B兩個(gè)輸入端中至少有一個(gè)為1時(shí)，輸出Y=1。A、B均為0時(shí)，Y=0。從而實(shí)現(xiàn)了或門(mén)“有1出1，全0出0”的邏輯功能，或門(mén)工作波形AYB

3.非門(mén)的工作原理下圖是三極管非門(mén)（反相器）。當(dāng)VA=3V時(shí)，T飽和導(dǎo)通，VY=UCES=

0.3V，即Y=0；當(dāng)VA=0V時(shí)，T截止，IB、IC均為零，輸出為高電平，二極管D導(dǎo)通，將輸出鉗位在VY=3.3V，即Y=1。IBIC+UCCRC+UCE-–UBBRB2RB1AY+3VDT非門(mén)工作波形AY4.與非門(mén)的工作原理+UCCRC–UBBRB2RB1Y+3VDABCDADBDCRTC下圖是由二極管與門(mén)和三極管非門(mén)組成的與非門(mén)電路，圖中虛線左邊為與門(mén)，右邊為非門(mén)。電容C的作用是，改善波形的前、后沿使其更加陡峭。輸出Y與輸入A、B、C的邏輯關(guān)系為BCAY與非門(mén)工作波形

5.2.2TTL集成門(mén)電路

目前國(guó)產(chǎn)的TTL電路共有五個(gè)系列：T1000、CT2000、CT3000、CT4000和CT000，CT000又分為中速系列和高速系列。CT1000系列是標(biāo)準(zhǔn)TTL系列，相當(dāng)于國(guó)際SN54/74系列。CT2000系列是高速TTL系列，相當(dāng)于國(guó)際SN54H/74H系列。這兩個(gè)系列都是采用晶體管過(guò)驅(qū)動(dòng)基極電流，以使晶體管工作于深度飽和區(qū)，從而增加了電路從飽和到截止的時(shí)間，延長(zhǎng)了平均延遲時(shí)間tpd。CT3000系列是肖特基TTL系列，相當(dāng)于國(guó)際SN54S/74S系列。CT4000系列是低功耗肖特基TTL系列，相當(dāng)于國(guó)際SN54LS/74LS系列。

+5VABCT1R1R2T2T3T4T5R3R5R4YT1等效電路+5VA

B

CR1C1B1多發(fā)射極晶體管TTL與非門(mén)由5個(gè)晶體管和5個(gè)電阻構(gòu)成。T1為多發(fā)射極晶體管，在電路中起著與門(mén)的作用。B1C1

5.2.2.1TTL與非門(mén)1.TTL與非門(mén)的工作原理+5VABCT1R1R2T2T3T4T5R3R5R4YRL拉電流VB1=1VuY=3.6V?+5VA

B

CR1C1B1(1)“有0出1”的分析

當(dāng)輸入端至少有一個(gè)0時(shí)，設(shè):

VA=0.3V，PN結(jié)導(dǎo)通電壓為0.7V，

則T1基極

電位VB1=0.3+0.7=1VVY=UCC–IB3R2–UBE3–UBE4

5–0.7–0.7=3.6VT2、T5截止,T3、

T4導(dǎo)通,即輸出Y=1B1+5VABCT1R1R2T2T3T4T5R3R5R4Y灌電流T1R1+VccVB1=2.1VVC2=1VuY=0.3V+5VA

B

CR1C1B1(2)“全1出0”的分析

當(dāng)輸入端全接高電平時(shí)，設(shè)VA=VB=VC=3.6V，只要VB1=2.1V，即可滿足T2、T5導(dǎo)通的條件，故T2、T5飽和導(dǎo)通。因此VY=0.3V,即輸出Y=0。在T1管基極，VB1被鉗位在2.1V，所以T1的三個(gè)發(fā)射結(jié)均截止。T2的集電極電位VC2=UCE2+UBE5=0.3+0.7=1V

使T3導(dǎo)通，T4截止，與電源UCC斷開(kāi)。若負(fù)載是其它門(mén)電路，此時(shí)負(fù)載門(mén)的電流全部流入T5的集電極，這種電流稱(chēng)為灌電流。由以上分析可知：當(dāng)輸入端A、B、C均為高電平時(shí)，輸出端Y為低電平。當(dāng)輸入端A、B、C中只要有一個(gè)為低電平，輸出端Y就為高電平,正好符合與非邏輯關(guān)系。2.電壓傳輸特性

與非門(mén)輸入電壓與輸出電壓的關(guān)系用電壓傳輸特性來(lái)描述，即Uo=f（Ui） 它表示輸入由低電平變化至高電平時(shí)，輸出電平的相應(yīng)變化。&1V+Ui–+UO–

Uo

UiUOHUOL0abcdTTL與非門(mén)的電壓傳輸特性在特性曲線上，當(dāng)輸入電壓Ui從零逐漸增大時(shí)，如圖中的ab段，T5處于截止?fàn)顟B(tài)，輸出電壓Uo保持不變?yōu)閁OH。當(dāng)Ui增加到某一數(shù)值時(shí)，Uo逐漸下降。Ui繼續(xù)增加時(shí)，Uo急劇下降至UOL，如圖中的bc段，T5從截止經(jīng)放大至飽和，稱(chēng)為轉(zhuǎn)折區(qū)。由于在這一區(qū)域中，Uo既非高電平1，也非低電平0，所以也稱(chēng)為不確定區(qū)。在cd段，Ui再增加時(shí)，T5處于飽和狀態(tài)，Uo保持UOL不變。

Uo

UiUOHUOLUOFFUTUIH0UIL

UNLUNHabcdTTL與非門(mén)的電壓傳輸特性3.主要參數(shù)（1）輸出高電平UOH和低電平UOL一般要求UOH≥2.7V，UOL≤0.35V。（2）開(kāi)門(mén)電平UON和關(guān)門(mén)電平UOFF典型產(chǎn)品規(guī)定UON≤1.8V。UOFF≥0.8V。（3）噪聲容限(或抗干擾容限)電壓高電平噪聲容限電壓UNH=UIH

UON

低電平噪聲容限電壓UNL=UOFF

UIL

UON（4）閾值電壓UT（5）扇出系數(shù)No

（6）平均傳輸延遲時(shí)間tpd50%tpd250%tpd1輸出輸入平均延遲時(shí)間的定義tpd是表示門(mén)電路開(kāi)關(guān)速度的參數(shù),tpd數(shù)值越小，其工作速度越高。典型產(chǎn)品規(guī)定tpd≤40ns。4.與非門(mén)的應(yīng)用（1）多余輸入端的處理（a）Y&1AB&（b）BAY&（c）BAY將閑置端接高電平1將閑置端與使用聯(lián)將閑置端懸空，等效于接無(wú)窮大的電阻，相當(dāng)于接高電平。

（2）應(yīng)用舉例門(mén)電路的控制作用ABY（b）&ABY（a）

將輸入端A作為控制端，在輸入端B加入脈沖序列，由輸出端Y的波形可見(jiàn)，只有當(dāng)A=1時(shí)，輸入信號(hào)B才能通過(guò)與非門(mén)到達(dá)輸出端,即與非門(mén)控制端加高電平時(shí)，門(mén)電路被開(kāi)啟，加低電平時(shí)，門(mén)電路被封鎖。三態(tài)門(mén)有三種輸出狀態(tài)：高電平、低電平和高阻狀態(tài)。5.2.2.2三態(tài)輸出門(mén)電路（TSL門(mén)）1.三態(tài)與非門(mén)的結(jié)構(gòu)和工作原理它是在普通與非門(mén)的基礎(chǔ)上，增加控制端E和控制二極管D而構(gòu)成。圖中A、B為數(shù)據(jù)輸入端，E（Enable）為使能輸入端。+5VABT1R1R2T2T3T4T5R3R5R4Y?EDE=1時(shí)，D截止，TSL門(mén)的輸出狀態(tài)完全取決于輸入端A、B，和一般與非門(mén)并無(wú)差別，即實(shí)現(xiàn)的邏輯功能。這種狀態(tài)稱(chēng)為三態(tài)門(mén)的正常工作狀態(tài)，或稱(chēng)有效狀態(tài)。

+5VABT1R1R2T2T3T4T5R3R5R4YEVB1=1VE=0時(shí)，VB1=1V，T2、T5截止；二極管D導(dǎo)通，使VB3=1V，T4截止，輸出端被懸空，處于高阻狀態(tài)。這就是三態(tài)門(mén)的第三個(gè)狀態(tài)，或稱(chēng)禁止態(tài)。VB3=1VDABY&E控制端高電平有效的三態(tài)門(mén)邏輯符號(hào)

+5VABT1R1R2T2T3T4T5R3R5R4YD1E控制端(使能端)低電平有效的三態(tài)與非門(mén)ABY&控制端低電平有效的三態(tài)門(mén)邏輯符號(hào)

2.三態(tài)門(mén)的應(yīng)用三態(tài)門(mén)的一個(gè)重要用途是向總線上分時(shí)傳送數(shù)據(jù)?？偩€Y&A0B0E0&A1B1E1&AnBnEnG0G1Gn

右圖是單向數(shù)據(jù)傳送電路，當(dāng)使能端E0=1，而E1

En均為0時(shí)，總線Y上收到G0門(mén)傳送的數(shù)據(jù)即。此時(shí)，G1

Gn門(mén)的輸出均為高阻態(tài)。若令使能端E0

En依次為1，則門(mén)G0

Gn的數(shù)據(jù)依次按與非關(guān)系送到總線Y上。

使用多個(gè)三態(tài)門(mén)與總線交換數(shù)據(jù)時(shí)，不允許有2個(gè)和2個(gè)以上門(mén)的使能端同時(shí)有效。

下圖是由三態(tài)非門(mén)構(gòu)成的雙向數(shù)據(jù)傳輸?shù)碾娐房偩€YG1D01ED11G0當(dāng)E=1時(shí)，G0工作，G1為高阻態(tài)：數(shù)據(jù)D0經(jīng)三態(tài)門(mén)G0取反后送到總線Y上，即。當(dāng)E=0時(shí)，三態(tài)門(mén)G1工作，G0為高阻態(tài)：總線Y上的數(shù)據(jù)經(jīng)非門(mén)G1取反后送到其輸出端，即。

5.2.2.3集電極開(kāi)路門(mén)（OC門(mén)）下圖是集電極開(kāi)路與非門(mén)的電路和邏輯符號(hào)Y&ABCR+U+5VR1YT5R3R2ABCT2T1(a)內(nèi)部電路結(jié)構(gòu)(b)邏輯符號(hào)它與典型與非門(mén)電路的差別在于去掉了由T3、T4組成的復(fù)合管，而且T5的集電極是開(kāi)路的。。在使用時(shí)必須外接電阻R和外接電源+U。只要R和U的數(shù)值合適，就可保證OC門(mén)輸出具有合適的高低電平和負(fù)載電流。幾個(gè)OC門(mén)的輸出端可以直接連在一起，實(shí)現(xiàn)線與的功能。所謂“線與”是實(shí)現(xiàn)幾個(gè)門(mén)電路輸出端相與的功能。即Y=Y0

Y1

Yn。

BY0&ADY1&C+URY右圖為兩個(gè)OC與非門(mén)線與的情況。其輸出為

利用OC門(mén)必須外接電阻R和電源U的特點(diǎn)，可用OC門(mén)直接驅(qū)動(dòng)小電流負(fù)載。

集電極開(kāi)路結(jié)構(gòu)還可以用于制作驅(qū)動(dòng)高電壓、大電流負(fù)載的門(mén)電路。例如：驅(qū)動(dòng)發(fā)光二極管LED等顯示器件或直流12V~24V的繼電器等。

需要指出的是，普通的TTL門(mén)電路的輸出端不允許直接相連。

例如：7400為四二輸入與非門(mén)，在一片組件內(nèi)集成了四個(gè)二輸入端與非門(mén)。7410為三三輸入與非門(mén)，7420為雙四輸入與非門(mén)等。7400與非門(mén)外引線排列圖123456714

13

12

11

10

9

8UCC

4B

4A

4Y

3B3A3Y1A1B

1Y

2A

2B

2Y

地&&&&123456714

13

12

11

10

9

8UCC2D

2CN

2B2A

2Y1A

1B

N

1C

1D1Y地&&7420與非門(mén)外引線排列圖

5.2.2.4集成與非門(mén)的結(jié)構(gòu)和外引線排列TTL集成門(mén)電路組件，是在同一芯片上制作若干個(gè)門(mén)電路。5.2.3CMOS門(mén)電路

在大規(guī)模和超大規(guī)模集成電路中，CMOS型電路具有制造工藝簡(jiǎn)單，成品合格率高、集成度高等特點(diǎn)，且具有功耗極低，抗干擾能力強(qiáng)等優(yōu)點(diǎn)，。它的主要缺點(diǎn)是工作速度較低，但現(xiàn)在的產(chǎn)品性能已有較大改善。CMOS門(mén)即互補(bǔ)型（Complementary）MOS門(mén)電路。它由兩種不同類(lèi)型的單極型晶體管組合而成。PMOS管作為負(fù)載管，NMOS管作為驅(qū)動(dòng)管。5.2.3.1CMOS非門(mén)CMOS非門(mén)是CMOS集成電路的基本單元電路。它由一個(gè)P溝道增強(qiáng)型MOS管TP和一個(gè)N溝道增強(qiáng)型MOS管TN串聯(lián)組成。PMOS管的襯底和源極連在一起接電源+UDD，NMOS管的襯底和源極連在一起接地，兩個(gè)柵極相連作為非門(mén)的輸入端A，兩個(gè)漏極相連引出輸出端Y。

AYTP+UDDTNGGDSSDCMOS非門(mén)1.工作原理

當(dāng)A

=1（高電平約為UDD）時(shí)，驅(qū)動(dòng)管TN的柵源電壓大于其開(kāi)啟電壓UGS≈UDD>UGS(th)，TN導(dǎo)通，其漏源電壓UDS≈0，而負(fù)載管TP的柵源電壓UGS≈0<

|UGS(th)|，TP截止，故輸出為低電平，即Y

=0（低電平約為0V）。

當(dāng)A=0，TN管的UGS≈0<UGS(th)，TN截止，而TP管的UGS≈-UDD，|UGS|>|UGS(th)|，TP導(dǎo)通，故輸出為高電平，即Y=1。由以上分析可看出，電路具有非門(mén)的功能，它將輸入電平反相后送出，實(shí)現(xiàn)了2.CMOS非門(mén)的特點(diǎn)（1）靜態(tài)功耗極低。由于CMOS非門(mén)在工作過(guò)程中只有一個(gè)管子導(dǎo)通，另一個(gè)管子截止。靜態(tài)電流極其微小，為nA量級(jí)，所以靜態(tài)功耗僅為幾十nW。（2）抗干擾能力強(qiáng)。閾值電壓UT≈UDD/2，UNL和UNH均較大，且近似相等，當(dāng)UDD增大時(shí)，抗干擾能力增強(qiáng)。（3）電源利用率高。UOH≈UDD，允許電源有一個(gè)較寬的選擇范圍（+3~+18V）。（4）輸入阻抗高，帶負(fù)載能力強(qiáng)。扇出系數(shù)N0約達(dá)50，比TTL門(mén)的N0高很多。

其它的CMOS電路也具有以上特點(diǎn)。ABT4T3T1T2+UDDYCMOS與非門(mén)

當(dāng)兩個(gè)輸入信號(hào)均為高電平時(shí)，A=B=1，則T1、T2導(dǎo)通，T3、T4截止，輸出為低電平，即Y=0?？梢?jiàn)該電路實(shí)現(xiàn)了與非門(mén)的功能

在CMOS非門(mén)的基礎(chǔ)上再加入一個(gè)TP和TN。兩個(gè)P溝道MOS管并聯(lián)，兩個(gè)N溝道MOS管串聯(lián)。當(dāng)輸入信號(hào)A、B中至少有一個(gè)為0時(shí)，如A=0，B=1，則T1、T4導(dǎo)通，T2、T3截止，輸出為高電平，即Y=1。5.2.3.2CMOS與非門(mén)5.2.3.3CMOS門(mén)電路使用時(shí)應(yīng)注意的問(wèn)題

1.使用時(shí)CMOS門(mén)電路的輸出端不允許并聯(lián)。2.多余輸入端的處理：對(duì)CMOS門(mén)電路，多余輸入端不允許懸空，以防止靜電感應(yīng)造成的強(qiáng)電場(chǎng)擊穿。對(duì)與非門(mén)，可將閑置端接電源+UDD；對(duì)或非門(mén)，可將閑置端接地。3.輸入端加過(guò)流保護(hù)：在輸入端接有大電容、低內(nèi)阻信號(hào)源，或輸入端接長(zhǎng)線時(shí)均應(yīng)接入保護(hù)電阻。4.不同系列邏輯電路的配合

若一個(gè)數(shù)字系統(tǒng)中同時(shí)采用CMOS電路與TTL電路，在二者相互連接時(shí)，應(yīng)注意邏輯電平的配合及驅(qū)動(dòng)能力的配合問(wèn)題。

（1）TTL電路驅(qū)動(dòng)CMOS電路時(shí)，應(yīng)考慮邏輯電平的配合。由于TTL電路與CMOS電路的電源不同、高低電平不相等，可采用以下方法進(jìn)行電平配合：

可在TTL門(mén)輸出端接一上拉電阻，將輸出高電平提高到UDD；

采用TTLOC門(mén)，仍需接一上拉電阻，與較高電源電壓及相應(yīng)高電平相配合；

換用HCT（高速CMOS）系列產(chǎn)品。其電源電壓的取值范圍為4.5~5.5V，器件引腳定義與TTL器件相同。（2）CMOS電路驅(qū)動(dòng)TTL電路時(shí)，應(yīng)考慮驅(qū)動(dòng)能力的配合。CMOS電路輸出功率較小，能帶動(dòng)的TTL門(mén)的個(gè)數(shù)有限，可在CMOS電路輸出端接一級(jí)CMOS驅(qū)動(dòng)器，或使用分立元件的三極管電流放大器來(lái)增加輸出低電平時(shí)的灌電流能力。5.2.3.4TTL電路和CMOS電路的性能比較表9.2.2TTL與CMOS集成電路的性能比較系列平均延遲時(shí)間

/ns每門(mén)功耗最高工作頻率/MHz電源電壓/V抗干擾能力扇出系數(shù)No門(mén)電路基本形式TTL3~102~22mW35~1255中5~12與非CMOS4050nW103~18強(qiáng)>50與非/或非

解：當(dāng)AB中有一個(gè)是高電平時(shí)，T1

與T2中有一個(gè)導(dǎo)通，T4

與T3中有一個(gè)截止，輸出Y為低電平。

當(dāng)AB都是低電平時(shí),T1

與T2同時(shí)截止,T4與T3同時(shí)導(dǎo)通；輸出Y為高電平。例：分析圖示CMOS門(mén)電路的功能。BT4T3T1T2AY+UDD結(jié)論：是CMOS或非門(mén)

5.3邏輯函數(shù)的表示及其化簡(jiǎn)

在數(shù)字邏輯電路的分析和設(shè)計(jì)過(guò)程中必須使用邏輯函數(shù)對(duì)電路的輸入、輸出關(guān)系進(jìn)行描述，邏輯代數(shù)是研究邏輯關(guān)系的一種數(shù)學(xué)工具。本節(jié)介紹邏輯代數(shù)的基本規(guī)律、邏輯函數(shù)的表示和化簡(jiǎn)方法。5.3.1邏輯代數(shù)的基本定律和運(yùn)算規(guī)則

1.基本定律

邏輯代數(shù)所表示的是邏輯關(guān)系，不是數(shù)量關(guān)系，這是它與普通代數(shù)本質(zhì)上的區(qū)別。

邏輯代數(shù)也稱(chēng)布爾代數(shù)，邏輯代數(shù)和普通代數(shù)一樣，也可以用字母表示變量。但變量的取值只有“1”和“0”兩種。這里的1和0不是具體的數(shù)值，而是代表兩種相反的邏輯狀態(tài)。

根據(jù)與、或、非三種基本運(yùn)算規(guī)則，可導(dǎo)出邏輯運(yùn)算的基本定律。

表5.3.1邏輯代數(shù)的基本定律序號(hào)名稱(chēng)基本定律10-1律0+A=A1+A=11

A=A0A=02重疊律A+A=AA

A=A4交換律A+B=B+AA

B=B

A(A+B)+C=A+(B+C)5結(jié)合律(A

B)

C=A

(B

C)6分配律A

(B+C)=A

B+A

CA+B

C=(A+B)(A+C)7吸收律3互補(bǔ)律原變量

A+AB=AA(A+B)=A反變量

混合變量吸收律8還原律

9反演律

表中所列出的基本定律均可采用真值表加以證明，對(duì)輸入取值的所有組合狀態(tài)，若等式兩邊的各項(xiàng)都相同，則等式成立。例如二輸入變量反演定律（也稱(chēng)摩根定理）的證明如下表所示。當(dāng)變量A、B分別取0、1的四種組合時(shí)，對(duì)應(yīng)的和的取值相同，和的取值也相同，從而證明了反演定律。AB000110111110111010001000利用真值表證明反演律公式

2.三個(gè)基本規(guī)則（1）代入規(guī)則

對(duì)于任意一個(gè)含有變量A的等式，若將所有出現(xiàn)A的位置都用一個(gè)邏輯函數(shù)F代替，則等式仍然成立，這個(gè)規(guī)則稱(chēng)為代入規(guī)則。例5.3.1在等式A+AB=A中，用（C+D）代替A，證明等式仍然成立。證在等式左邊用（C+D）代替A，有(C+D)+(C+D)B=(C+D)(1+B)=C+D可見(jiàn)等式左右相等

，證畢。

請(qǐng)注意：進(jìn)行邏輯運(yùn)算時(shí)，不能簡(jiǎn)單套用普通代數(shù)的運(yùn)算規(guī)則，如：不能進(jìn)行移項(xiàng)和約分的運(yùn)算，因?yàn)樵谶壿嫶鷶?shù)中沒(méi)有減法和除法運(yùn)算。

利用反演規(guī)則可方便地求得任一邏輯函數(shù)的反函數(shù)。注意：此例中與、或運(yùn)算的先后順序，不要將上式寫(xiě)成解

Y的反函數(shù)為例5.3.2設(shè)邏輯函數(shù)，求Y的反函數(shù)。（2）反演規(guī)則

對(duì)于任意一個(gè)函數(shù)表達(dá)式Y(jié)，如果將Y中所有的“”換成“+”，“+”換成“

”；“0”換成“1”，“1”換成“0”；原變量換成反變量，反變量換成原變量，那么所得到的表達(dá)式就是Y的反函數(shù)。這個(gè)規(guī)則叫做反演規(guī)則。例5.3.3設(shè)邏輯函數(shù)，求Y的反函數(shù)。解:Y的反函數(shù)為 注意：此例中上面的“非”，運(yùn)算時(shí)不能去掉。對(duì)偶式：對(duì)任一邏輯函數(shù)Y，如果將Y中的“與”換成“或”，“或”換成“與”，“0”換成“1”，“1”換成“0”。變量不變，得到一個(gè)邏輯函數(shù)式Y(jié)

，Y

稱(chēng)為Y的對(duì)偶式。對(duì)偶規(guī)則：若兩個(gè)邏輯函數(shù)相等，如Y=F，則它們的對(duì)偶式也相等，即Y

=F

。

（3）對(duì)偶規(guī)則解

:邏輯函數(shù)Y和F的對(duì)偶式為Y

=A+BC，F(xiàn)

=(A+B)(A+C)由分配律知Y=F，由對(duì)偶規(guī)則知F

=Y

。

例9.3.4邏輯函數(shù)Y=A(B+C)，F(xiàn)=AB+AC，求它們的對(duì)偶式。5.3.2邏輯函數(shù)的表示方法

邏輯函數(shù)可以用五種方法來(lái)表示：邏輯表達(dá)式、真值表、邏輯圖、波形圖和卡諾圖。例5.3.5右圖表示一個(gè)樓梯照明燈的控制電路，它允許在不同的地點(diǎn)開(kāi)燈和關(guān)燈。設(shè)計(jì)一邏輯電路實(shí)現(xiàn)這一功能。220V~LAB1100燈的兩地控制真值表ABL000110111001解：設(shè)L=1表示燈亮，L=0表示燈滅。A、B表示開(kāi)關(guān)，取1表示扳向上，取0表示扳向下，可列出表示輸出變量L與輸入變量A、B之間的邏輯關(guān)系的真值表。

由真值表中可看出，在A、B取值的四種組合中，只有第一種（A=B=0）和第四種（A=B=1）才能使燈亮。據(jù)此可寫(xiě)出燈亮（L=1）的邏輯表達(dá)式

真值表ABL000110111001解：設(shè)L=1表示燈亮，L=0表示燈滅。A、B表示開(kāi)關(guān)，取1表示扳向上，取0表示扳向下，可列出表示輸出變量L與輸入變量A、B之間的邏輯關(guān)系的真值表。

由真值表中可看出，在A、B取值的四種組合中，只有第一種（A=B=0）和第四種（A=B=1）才能使燈亮。據(jù)此可寫(xiě)出燈亮（L=1）的邏輯表達(dá)式上式為一個(gè)同或的邏輯關(guān)系。它既可用同或門(mén)實(shí)現(xiàn)（圖a）。同或邏輯波形圖ABL=ABL（a）=1AB1L（c）（b）ABL11&&≥1由真值表也可以寫(xiě)出燈滅的邏輯表達(dá)式再變換成上式可用異或門(mén)和非門(mén)實(shí)現(xiàn)（圖c）同或和異或互為反函數(shù)也可以用與門(mén)、或門(mén)和非門(mén)實(shí)現(xiàn)（圖b）。

還可以用波形圖來(lái)表示同或的邏輯關(guān)系，真值表與波形圖是一一對(duì)應(yīng)的關(guān)系。2.邏輯函數(shù)的真值表是唯一的，邏輯表達(dá)式不是唯一的，因而邏輯圖也不是唯一的,可以有多種不同的形式,因此化簡(jiǎn)邏輯表達(dá)式就顯得很有必要。結(jié)論：1.任一邏輯函數(shù)均可用真值表、邏輯表達(dá)式、邏輯圖、波形圖和卡諾圖表示；(卡諾圖表示法將在5.3.3中介紹)5.3.3邏輯函數(shù)的化簡(jiǎn)一個(gè)邏輯函數(shù)可以有多種不同形式的表達(dá)式，例如同或邏輯關(guān)系有:與或表達(dá)式或與表達(dá)式 與非表達(dá)式

上述幾種表達(dá)式中,與或表達(dá)式是最常用的。由于與或式比較容易同其它表達(dá)式的形式相互轉(zhuǎn)換，所以化簡(jiǎn)邏輯函數(shù)通?；癁樽詈?jiǎn)的與或表達(dá)式形式。

最簡(jiǎn)與或表達(dá)式的標(biāo)準(zhǔn)是：（1）與項(xiàng)的項(xiàng)數(shù)最少；（2）各與項(xiàng)中變量個(gè)數(shù)也最少。1.公式化簡(jiǎn)法（1）合并項(xiàng)法

利用邏輯代數(shù)的基本運(yùn)算規(guī)則0-1律、互補(bǔ)律等，合并兩項(xiàng)，可消去一個(gè)變量。

或非表達(dá)式與或非表達(dá)式例5.3.6化簡(jiǎn)例9.3.7證明分配律A+BC=(A+B)(A+C)。=A(1+B+C)+BC=A+BC解:證:等式右邊=(A+B)(A+C)=A+AB+AC+BC)

（2）配項(xiàng)法將某一項(xiàng)乘以展開(kāi)成為兩項(xiàng)，再與其它項(xiàng)合并，達(dá)到化簡(jiǎn)目的。例5.3.8證明混合變量吸收律

證:（3）吸收法例5.3.9化簡(jiǎn)解：

=B+C+AC=B+C利用原變量吸收律A+AB=A，反變量吸收律，及混合變量吸收律消去多余項(xiàng)。（4）添加項(xiàng)法利用重疊律A+A=A，在表達(dá)式中加入相同的項(xiàng)，然后分別合并化簡(jiǎn)。例5.3.10

化簡(jiǎn)解：

在對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)時(shí)，往往會(huì)同時(shí)用到以上幾種方法。例5.3.11化簡(jiǎn)解：==1例5.3.12化簡(jiǎn)解：利用對(duì)偶規(guī)則和添加項(xiàng)法，得再利用對(duì)偶規(guī)則和分配律，得Y=Y

=(A+B+C

)

B+C+D

=B+C+AD2.卡諾圖化簡(jiǎn)法卡諾圖是一種將真值表按一定的編碼規(guī)則排列而成的方格圖。利用卡諾圖，不僅可以表示邏輯函數(shù)，而且可以方便、直觀地化簡(jiǎn)邏輯函數(shù)，并得到最簡(jiǎn)的邏輯表達(dá)式。（1）最小項(xiàng)

最小項(xiàng)是由全部輸入變量組成的乘積項(xiàng)，每個(gè)變量在乘積項(xiàng)中以原變量或反變量出現(xiàn)一次，且僅出現(xiàn)一次。如：當(dāng)n

=

2，最小項(xiàng)有4個(gè)：，，，AB。當(dāng)n=3，最小項(xiàng)有8個(gè)：，，，，，，，ABC。當(dāng)n=4，最小項(xiàng)有16個(gè)：，，……，ABCD。若有n個(gè)輸入變量，則有2n個(gè)最小項(xiàng)最小項(xiàng)編號(hào):以最小項(xiàng)取值所對(duì)應(yīng)的十進(jìn)制數(shù)作為其編號(hào)。例如：與001對(duì)應(yīng)，所以,而ABC=m7。其中m表示最小項(xiàng)，下標(biāo)即是最小項(xiàng)的編號(hào)。

任意邏輯函數(shù)可以用最小項(xiàng)之和來(lái)表示，可采用配項(xiàng)法或列真值表的方法實(shí)現(xiàn)這一目的，它是該邏輯函數(shù)唯一的標(biāo)準(zhǔn)“與或”表達(dá)式。例5.3.13將邏輯函數(shù)Y=AB+BC+AC表示成最小項(xiàng)之和的形式。解：利用配項(xiàng)法導(dǎo)出Y=AB+BC+AC

最小項(xiàng)的個(gè)數(shù)與真值表的行數(shù)相同，因此可以將真值表內(nèi)輸出變量與輸入變量的對(duì)應(yīng)關(guān)系用卡諾圖表示。（2）用最小項(xiàng)表示邏輯函數(shù)

AB0101m0m3m2m1AB二變量卡諾圖ABC0001111001m0m1m3m2m4m5m7m6ABC三變量卡諾圖ABCD0001111000011110m0m1m3m2m4m5m7m6m12m13m15m14m8m9m11m10四變量卡諾圖（a）n變量卡諾圖有2n個(gè)小方格，圖中每一個(gè)小方格對(duì)應(yīng)一個(gè)輸入變量的最小項(xiàng)?？ㄖZ圖的構(gòu)造規(guī)則為：（b）任意相鄰的兩個(gè)小方格，其輸入變量的取值只能有一位不同，且這一位不同是互為取“反”的，這一點(diǎn)稱(chēng)為邏輯相鄰性，由此可以將卡諾圖看成是一個(gè)球面的展開(kāi)圖。

（3）用卡諾圖表示邏輯函數(shù)卡諾圖的左邊和上邊為輸入變量的取值，內(nèi)部為輸出變量Y與2n個(gè)最小項(xiàng)相對(duì)應(yīng)的取值。對(duì)某一邏輯函數(shù)來(lái)說(shuō)，由于用最小項(xiàng)表示的標(biāo)準(zhǔn)“與或”表達(dá)式是唯一的，所以卡諾圖也是唯一的。先將邏輯函數(shù)Y表示成最小項(xiàng)之和，再根據(jù)最小項(xiàng)編號(hào)找到相應(yīng)的小方格，填入對(duì)應(yīng)的輸出值。

另一種方法是列出邏輯函數(shù)的真值表，再用同樣方法填入卡諾圖。例5.3.14用卡諾圖表示：邏輯函數(shù)Y=AB+BC+AC。解：由例5.3.13，已得出邏輯函數(shù)Y的最小項(xiàng)表達(dá)式為Y=AB+BC+ACABC0001111001001001

1

1

（4）卡諾圖化簡(jiǎn)法利用邏輯代數(shù)中的互補(bǔ)律，將卡諾圖中邏輯相鄰的兩個(gè)輸出為1的方格合并，即可消去一個(gè)變量。這種利用卡諾圖對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)的方法稱(chēng)為卡諾圖化簡(jiǎn)法。

畫(huà)合并圈：將相鄰的“1”格按2n個(gè)格（n為整數(shù)，如21個(gè)格、22個(gè)格、23個(gè)格等）圈為一組，直到所有的“1”格全部被覆蓋為止。（a）化簡(jiǎn)步驟：

畫(huà)出該邏輯函數(shù)的卡諾圖。

相鄰的2n個(gè)格子圈為一組，消去n個(gè)變量，如：2個(gè)格消去1個(gè)變量，4個(gè)格消去2個(gè)變量，8個(gè)格消去3個(gè)變量。

每個(gè)合并圈中要有新的未被圈過(guò)的“1”格。如果某一個(gè)合并圈中所有“1”格均被別的圈所包圍，由此圈所表示的乘積項(xiàng)是多余的，稱(chēng)為冗余項(xiàng)。

合并圈按2n越大越好，（乘積項(xiàng)中因子少）。

合并圈個(gè)數(shù)越少越好，（乘積項(xiàng)數(shù)目少）。

由于A+A=A，所以同一個(gè)“1”格可以圈多次。（b）為使邏輯函數(shù)化到最簡(jiǎn)，在畫(huà)合并圈時(shí)，應(yīng)遵循下列原則：

將每個(gè)合并圈所表示的乘積項(xiàng)相加，得到化簡(jiǎn)后的與或表達(dá)式。ACABABC000111100111100000同理m6、m7合并，化簡(jiǎn)為AB，在化簡(jiǎn)過(guò)程中，m7被使用了兩次。由卡諾圖得到最簡(jiǎn)與或表達(dá)式

Y=AB+ACAY&&≥1CB據(jù)此可畫(huà)出邏輯圖例5.3.15某邏輯函數(shù)的卡諾圖如下圖所示。將其化成最簡(jiǎn)與或表達(dá)式，并畫(huà)出邏輯圖。解:將相鄰的“1”格畫(huà)合并圈，m5、m7合并后，變量B被消去。此合并圈化簡(jiǎn)為AC；

ABCD000111100001111011

111111ABCD

（a）四個(gè)角的“1”格允許合并，因?yàn)樗乔蝮w表面展開(kāi)圖，合并后同樣可以消去兩個(gè)變量?；?jiǎn)為（b）m15不能和其它格合并，只能單獨(dú)為一項(xiàng)。若將m15

和m10斜向合并畫(huà)圈，如下圖所示，則不符合兩格合并消去一個(gè)變量的化簡(jiǎn)規(guī)則，因?yàn)橛袃蓚€(gè)變量變化，所以這兩個(gè)方格不是邏輯相鄰的。ABCD000111100001111011

111111+例5.3.16化簡(jiǎn)Y=∑m(0,1,2,4,5,8,10,15)。解（1）按給定的邏輯函數(shù)最小項(xiàng)編號(hào)，在卡諾圖中相應(yīng)的小方格中填入1，其余的格子可以填0，也可以空白。（2）按2n的數(shù)目將“1”格合并，畫(huà)出三個(gè)合并圈?；?jiǎn)結(jié)果為

ABCD0001111000011110011

0111011111111解：按的最小項(xiàng)編碼，在Y的卡諾圖的相應(yīng)小方格內(nèi)填入“0”，其余為1。對(duì)“1”格畫(huà)合并圈。得出Y的最簡(jiǎn)與或表達(dá)式為Y=B+C+ADBCAD例5.3.17已知邏輯函數(shù)求：Y的最簡(jiǎn)與或表達(dá)式。

例5.3.18將邏輯函數(shù)化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式，并用與非門(mén)畫(huà)出其邏輯圖。解將Y表達(dá)式中的乘積項(xiàng)逐一填入卡諾圖，可以從表達(dá)式直接填圖，如：對(duì)應(yīng)AB=10的4個(gè)小方格（下面一行應(yīng)填寫(xiě)4個(gè)1），為對(duì)應(yīng)D=0的8個(gè)小方格（左、右兩列應(yīng)填寫(xiě)8個(gè)1），等等。填完后，畫(huà)合并圈，化簡(jiǎn)后得三項(xiàng)ABCD000111100001111011

1111111111此式即為最簡(jiǎn)與或表達(dá)式。利用摩根定理，可將其寫(xiě)成與非表達(dá)式畫(huà)出用與非門(mén)畫(huà)出其邏輯圖AY&CB1D&&

由于外界條件的限制，某些輸入變量取值的組合不可能出現(xiàn)，它們對(duì)應(yīng)的最小項(xiàng)稱(chēng)為約束項(xiàng)或任意項(xiàng)。約束項(xiàng)用φ表示（或用

表示），其值可以取0，也可以取1。利用約束項(xiàng)可使邏輯函數(shù)化簡(jiǎn)到更簡(jiǎn)。（4）利用約束項(xiàng)進(jìn)行化簡(jiǎn)ABCD0001111000011110111φφφφφφ例5.3.19某電路有四個(gè)輸入端A、B、C、D，當(dāng)輸入變量ABCD的取值組合為0011、0110、和1001時(shí)，輸出Y=

1，而ABCD為0111、1011、1100、1101、1110、1111的六種組合不會(huì)出現(xiàn)。寫(xiě)出Y的最簡(jiǎn)與或表達(dá)式。解:根據(jù)題意在卡諾圖中填入1，而不會(huì)出現(xiàn)的六個(gè)約束項(xiàng)可組成Y的約束條件

d(7,11,12,13,14,15)=0在約束項(xiàng)對(duì)應(yīng)的方格內(nèi)填入φ。

ABCD0001111000011110111φφφφφφ合并畫(huà)圈時(shí)，可將φ視為1，與Y=1格圈在一起。1格必須圈入，而φ可不圈入。由圖所示的3個(gè)合并圈，最后化為3項(xiàng)

組合邏輯電路的分析，是在已知邏輯圖的情況下，通過(guò)分析和化簡(jiǎn)，確定其邏輯功能。組合邏輯電路的設(shè)計(jì)是根據(jù)邏輯功能的要求，設(shè)計(jì)出實(shí)現(xiàn)該功能的最佳電路。所謂最佳，是指在使用門(mén)電路的種類(lèi)最少的同時(shí)，使用門(mén)的個(gè)數(shù)最少。組合邏輯電路的設(shè)計(jì)也稱(chēng)為組合邏輯電路的綜合。5.4組合邏輯電路的分析與設(shè)計(jì)9.4.1組合邏輯電路的分析

（1）根據(jù)邏輯圖，寫(xiě)出邏輯函數(shù)表達(dá)式；（2）對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)；（3）根據(jù)最簡(jiǎn)表達(dá)式列出真值表；（4）由真值表確定邏輯電路的功能。組合邏輯電路的分析步驟如下：解根據(jù)邏輯圖，分別寫(xiě)出與非門(mén)和或非門(mén)的邏輯表達(dá)式例5.4.1分析圖示邏輯電路的功能。Y1&ABYC&Y2≥1&ABCY=AB

ABC=ABC該電路實(shí)現(xiàn)三輸入與門(mén)的功能例5.4.2分析圖示邏輯電路的功能。解:寫(xiě)出輸出與輸入的邏輯關(guān)系式=

1ABYY&AB&11&1可見(jiàn)電路實(shí)現(xiàn)異或的功能，可簡(jiǎn)化為異或門(mén)。

例5.4.3分析下圖所示邏輯電路的功能。

ABY1≥11Y2Y31≥1≥1解此電路有三個(gè)輸出，由邏輯圖可直接寫(xiě)出輸出與輸入的邏輯關(guān)系式ABY1

Y2

Y300011011010001100010真值表由邏輯表達(dá)式列出真值表，可歸納出其邏輯功能：

當(dāng)A

B

時(shí)，Y1=1；A=B時(shí)，Y2=1；A

B時(shí)，Y3=1。是一位數(shù)值比較器，可對(duì)兩個(gè)一位二進(jìn)制數(shù)進(jìn)行比較。

5.4.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟如下：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量，列出真值表；（2）由真值表寫(xiě)出邏輯函數(shù)表達(dá)式；（3）化簡(jiǎn)邏輯函數(shù)表達(dá)式；（4）畫(huà)出邏輯圖。例9.4.4設(shè)計(jì)一個(gè)三人表決邏輯電路。解設(shè)A、B、C表示三人投票：同意為1，不同意為0；Y表示投票結(jié)果：通過(guò)為1，否決為0。根據(jù)設(shè)定列出真值表。寫(xiě)出最小項(xiàng)表達(dá)式ABCY00000001101110001111010010111011真值表利用卡諾圖化簡(jiǎn)，得與或表達(dá)式Y(jié)=AB+AC+BC

ABC000111100101110010用與門(mén)和或門(mén)實(shí)現(xiàn)的邏輯圖如圖（a）

ABY&&&C1+UCC0&（b）R1R2ABY&&&C1R10R2≥1（a）+UCC利用反演律可將與或表達(dá)式化成與非形式 由與非門(mén)構(gòu)成的三人表決邏輯圖如圖（b）

例9.4.5設(shè)計(jì)交通燈報(bào)警電路，當(dāng)紅、綠燈同時(shí)亮，以及紅、黃、綠三個(gè)燈同時(shí)亮和同時(shí)不亮?xí)r需要報(bào)警。畫(huà)出邏輯電路圖，要求用與非門(mén)（包括非門(mén)）實(shí)現(xiàn)。解設(shè)輸入R、Y、G分別代表紅、黃、綠燈，燈亮為1,燈滅為0；F表示報(bào)警輸出：F=1表示報(bào)警，F(xiàn)=0表示不報(bào)警。列出狀態(tài)真值表。由此可寫(xiě)出邏輯表達(dá)式，F(xiàn)=1的最小項(xiàng)之和。RYGF00001001001110001111010010111011真值表將表達(dá)式化簡(jiǎn)，并變換成與非表達(dá)式畫(huà)出邏輯圖11RY&&1GF&

例5.4.6設(shè)計(jì)一個(gè)三輸入可控門(mén)電路：當(dāng)控制端為0時(shí)，門(mén)電路實(shí)現(xiàn)或門(mén)功能，當(dāng)控制端為1時(shí)，門(mén)電路實(shí)現(xiàn)與門(mén)功能。試畫(huà)出邏輯電路圖，要求用與非門(mén)實(shí)現(xiàn)。解設(shè)E為控制端，A、B為信號(hào)輸入端，Y為輸出端。根據(jù)題意列出真值表，由真值表寫(xiě)出邏輯表達(dá)式EABY00010101001110001111010010111010真值表利用卡諾圖化簡(jiǎn)，得與或表達(dá)式利用摩根定理，得到與非表達(dá)式EAB0001111001010011101AB&&EY&&用與非門(mén)實(shí)現(xiàn)的邏輯圖

5.5常用的集成組合邏輯電路

組合邏輯電路是門(mén)電路按一定規(guī)律連接組合，構(gòu)成具有特定功能的邏輯電路。常用的有加法器、編碼器、譯碼器、數(shù)值比較器、奇偶校驗(yàn)電路、數(shù)據(jù)選擇器和分配器等。5.5.1加法器1.半加器

將兩個(gè)一位二進(jìn)制數(shù)相加，不考慮低位來(lái)的進(jìn)位，稱(chēng)為半加。實(shí)現(xiàn)半加功能的電路，稱(chēng)為半加器。

實(shí)現(xiàn)加法運(yùn)算的電路稱(chēng)為加法器,它是數(shù)字系統(tǒng)中最基本的運(yùn)算單元。加法器分為半加器和全加器。

ABC

S0001101100010110半加器真值表半加器的邏輯符號(hào)∑COCSAB=1AS&CB半加有四種情況：0

+

0

=

0；0

+

1

=

1

+

0

=

1；1

+

1

=

10。若用A、B表示兩個(gè)加數(shù)，S表示本位的半加和，C表示本位向高位的進(jìn)位。則可得到半加器的邏輯真值表，由真值表可直接寫(xiě)出S和C的邏輯表達(dá)式C=AB

半加器可用異或門(mén)和與門(mén)實(shí)現(xiàn)。2.全加器全加器有三個(gè)輸入端，A、B表示兩個(gè)加數(shù)，Ci表示低位來(lái)的進(jìn)位；有兩個(gè)輸出端，S表示本位和，Co表示本位向高位的進(jìn)位。根據(jù)加法規(guī)則可列出全加器的真值表，由真值表寫(xiě)出S和Co的表達(dá)式。ABCiS00000001101110001111010010111011全加器真值表CO01111000

將兩個(gè)加數(shù)和低位來(lái)的進(jìn)位三者相加，即是全加。實(shí)現(xiàn)全加功能的電路稱(chēng)為全加器。

全加器可以用兩個(gè)半加器和一個(gè)或門(mén)實(shí)現(xiàn)。全加器邏輯符號(hào)∑COCoSABCICiSABCOCoCi≥1∑CO∑

集成全加器的種類(lèi)和型號(hào)很多，TTL系列有74183、74283等型號(hào)。74183的引腳排列如右圖。3.集成全加器74183123456714

13

12

11

10

9

8UCC2A2B2Ci2CoN

2S1A

N

1B

1Ci1Co1S地74183外引線排列圖其內(nèi)部為互相獨(dú)立的兩個(gè)全加器。全加器74183具有獨(dú)立的全加和輸出S和進(jìn)位輸出Co，特別適用于高速乘法器中。

若把某一全加器的進(jìn)位輸出Co連接到另一個(gè)全加器的進(jìn)位輸入Ci，則可構(gòu)成2位串行進(jìn)位的全加器。74183使用靈活，級(jí)聯(lián)方便，應(yīng)用廣泛。利用全加器可以實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法，下圖為逐位進(jìn)位（或串行進(jìn)位）全加器實(shí)現(xiàn)的四位二進(jìn)制數(shù)的加法運(yùn)算電路。4.全加器的應(yīng)用四位串行進(jìn)位全加器C3∑CIS0A0B0CO∑CIS1A1B1CO∑CIS2A2B2CO∑CIS3A3B3CO

利用全加器還可以實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的乘法，以2個(gè)兩位二進(jìn)制數(shù)的乘法為例。設(shè)A=A1A0，B=B1B0，乘積P=A

B=(A1A0)

(B1B0)。相乘后，P=P3P2P1P0，其中P0=A0B0，P1=A1

B0+A0B1，P2=A1B1+C1，P3=C2，而C1和C2分別為P1、P2的進(jìn)位。可用全加器和門(mén)電路來(lái)實(shí)現(xiàn)這種乘法運(yùn)算，電路連接如下圖。A1

A0

B1

B0

A1B0

A0B0+

A1B1

A0B1

P3

P2

P1

P0利用全加器實(shí)現(xiàn)二進(jìn)制乘法&A1∑COCIP3P2COCIP1&&&P0A0B0B1∑

一般來(lái)說(shuō)，編碼是用數(shù)字、符號(hào)或代碼來(lái)表示某個(gè)對(duì)象或事物。例如：電話號(hào)碼、電報(bào)碼、郵政編碼等，另外計(jì)算機(jī)中常用的ASCII碼（美國(guó)信息變換標(biāo)準(zhǔn)代碼），是用8位二進(jìn)制數(shù)來(lái)表示從鍵盤(pán)上輸入的數(shù)字、字母和其它字符等。

在數(shù)字系統(tǒng)中，常用的代碼有二進(jìn)制碼和二-十進(jìn)制BCD碼，即用四位二進(jìn)制數(shù)表示一位十進(jìn)制數(shù)。下表給出了幾種不同的BCD碼。其中8421碼對(duì)應(yīng)的四位二進(jìn)制數(shù)的“權(quán)”，從高位到低位依次為8、4、2、1；5421碼的“權(quán)”依次為5、4、2、1；2421碼的“權(quán)”依次為2、4、2、1。5.5.2編碼器

常用的二-十進(jìn)制BCD碼十進(jìn)制數(shù)01234567898421碼00000001001000110100010101100111100010015421碼00000001001000110100100010011010101111002421碼00000001001000110100101111001101

11101111

編碼器是實(shí)現(xiàn)編碼的電路。編碼器廣泛應(yīng)用于鍵盤(pán)電路。對(duì)應(yīng)于兩種編碼，編碼器也有二進(jìn)制編碼器和二-十進(jìn)制BCD碼編碼器兩類(lèi)。1.二進(jìn)制編碼器原理電路

右圖所示為八輸入三輸出的三位二進(jìn)制編碼器原理電路，它可將8個(gè)輸入0~7編碼成二進(jìn)制數(shù)輸出。例如：按下5對(duì)應(yīng)的按鍵，則對(duì)應(yīng)的輸出為：Y2Y1Y0=101，與二進(jìn)制數(shù)字相同，從而實(shí)現(xiàn)了二進(jìn)制編碼。三位二進(jìn)制編碼器原理電路&&+UCC01234567Y2R

8&Y1Y0

TTL集成編碼器有8線-3線的二進(jìn)制編碼器和10線-4線的二-十進(jìn)制BCD編碼器。前者的輸出為三位二進(jìn)制數(shù)，后者的輸出為四位二-十進(jìn)制8421BCD編碼。它們均為反碼輸出，按優(yōu)先排隊(duì)方式工作，即若同時(shí)輸入兩個(gè)數(shù)碼，輸出與數(shù)值大的代碼對(duì)應(yīng)。2.集成編碼器編碼器74147邏輯功能表十進(jìn)制數(shù)輸入輸出098765432111111111111110110011110001001101010111100110111100

1

1

1

1

1

1

1

1ΦΦΦΦΦΦΦΦ0ΦΦΦΦΦΦ0Φ1ΦΦΦΦΦ01Φ1ΦΦΦΦ011Φ1ΦΦΦ0111Φ1ΦΦ01111Φ1ΦΦ1111101Φ01111111

74147引腳排列圖UCC

N

地741471234567816

15

14

13

12

11

10

9

右圖為二-十進(jìn)制BCD碼編碼器74147的外引線排列圖。從功能表可以看出，它可將一位十進(jìn)制數(shù)0~9的輸入按8421BCD碼輸出。輸入為低電平有效，用表示，輸出為8421碼的反碼，用表示。當(dāng)所有輸入均為高電平時(shí)，輸出編碼為，恰是“0”的反碼。所以74147的管腳中，沒(méi)有輸入端。=1111

譯碼是編碼的逆過(guò)程，其功能是將電路中的某種代碼翻譯出來(lái)作為控制信號(hào)。習(xí)慣上譯碼器的功能只局限將二進(jìn)制數(shù)或二-十進(jìn)制碼進(jìn)行一定的邏輯組合，從而獲得某種輸出。廣義地說(shuō)，譯碼器是用輸出狀態(tài)來(lái)表示輸入代碼的邏輯組合的數(shù)字電路。5.5.3譯碼器（1）變量譯碼器：將n位二進(jìn)制代碼轉(zhuǎn)換為2n個(gè)輸出狀態(tài)，相應(yīng)的集成譯碼器有2線-4線譯碼器74139；3線-8線譯碼器74138；4線-16線譯碼器74154等許多型號(hào)。（2）代碼變換譯碼器：將四位二-十進(jìn)制8421BCD碼轉(zhuǎn)換為十進(jìn)制數(shù)0~9，集成譯碼器為4線-10線7442、74145等型號(hào)，它們的外引線功能端排列完全一致。（3）顯示譯碼器：將數(shù)字或文字、符號(hào)的代碼翻譯成數(shù)字、文字和符號(hào)。譯碼器的種類(lèi)較多，其中有用于字型重疊的輝光型數(shù)碼管的BCD-十進(jìn)制譯碼器74145。也有用來(lái)顯示七段字型的BCD碼-七段字型譯碼器。

七段字型數(shù)碼管又分為共陰極和共陽(yáng)極兩種。用于驅(qū)動(dòng)共陰極七段數(shù)碼管的譯碼器有74248、74249等，驅(qū)動(dòng)共陽(yáng)極管的譯碼器有74247等。2線-

4線譯碼器74139的引腳排列如圖（a），其內(nèi)部有兩個(gè)相互獨(dú)立的譯碼器，其中一個(gè)譯碼器的邏輯電路圖如下圖（b）所示。1.

變量譯碼器（a）UCC地7413912345678161514131211109

A1（b）&&&&111A0

1C

AAB

11B

C

&&…...&當(dāng)SA=1、SB=SC=0時(shí)，才正常譯碼。1SASBSC>1譯碼器邏輯圖3—8線譯碼器74138

輸入輸出SAA2A1A00

φ

φφ

11φ

φ

φφ

φ

φ

11111111111111111

0

00000010100111001011101110111111110111111110111111110111111110111111110111111110111111110由邏輯圖可得到74138邏輯功能表

74138外引線排列圖地741381234567816

15

14

13

12

11

10

9上圖為74138的外引線排列圖。它除了3個(gè)輸入端，8個(gè)反碼輸出端之外，還有3個(gè)使能控制端SA、、，只有當(dāng)SA、、分別為1、0、0時(shí)，74138才能正常工作，實(shí)現(xiàn)譯碼功能?！g碼器邏輯式：

74138是一個(gè)應(yīng)用很廣泛的譯碼器組件，它不僅可以用作地址譯碼，還可以與門(mén)電路一起構(gòu)成任意三變量輸入的組合邏輯電路。一般方法是，只要將邏輯函數(shù)的輸出寫(xiě)成最小項(xiàng)之和的形式，再將這些最小項(xiàng)對(duì)應(yīng)的譯碼器輸出端接在與非門(mén)輸入端即可。下面用例題具體說(shuō)明譯碼器的應(yīng)用。例5.5.1用譯碼器74138和門(mén)電路實(shí)現(xiàn)下列電路：（1）三輸入判一致邏輯；（2）全加器邏輯。解（1）判一致邏輯是指所有輸入均為0或均為1時(shí)，輸出為1。Y1ABC（a）74138&A1A2A0邏輯圖如圖（a）

（2）全加器的本位和S及進(jìn)位Co的表達(dá)式分別為用兩個(gè)四輸入與非門(mén)將74138的輸出按S和Co的對(duì)應(yīng)項(xiàng)分別組合輸出，電路連接如（b）。在進(jìn)行電路連接的時(shí)候，請(qǐng)注意輸入變量與74138的輸入端A2、A1、A0的對(duì)應(yīng)關(guān)系，以免出現(xiàn)譯碼輸出的錯(cuò)誤。1ABC（b）74138S&Co&A1A0A2

2.代碼變換譯碼器74145是4線-10線譯碼器，它具有如下功能：（1）可以將8421BCD碼變換成十進(jìn)制數(shù)，以反碼形式輸出；（2）具有較強(qiáng)的帶負(fù)載能力：OC輸出，允許灌入80mA的電流，可直接驅(qū)動(dòng)繼電器線圈或點(diǎn)燃小的指示燈，因而得到廣泛地應(yīng)用；（3）具有拒絕偽碼的功能，即當(dāng)輸入代碼為1010~1111的六種組合（稱(chēng)為無(wú)效偽碼）時(shí)，譯碼器的十個(gè)輸出均為1。74145引腳排列圖地741451234567816

15

14

13

12

11

10

9

譯碼器74145邏輯功能表十進(jìn)制數(shù)輸入輸出A3A2A1A001234567890

0

0

00

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

101111111111

0

1

1

1

1

1

1

1

11

1

0

1

1

1

1

1

1

11

1

1

0

1

1

1

1

1

11

1

1

1

0

1

1

1

1

11

1

1

1

1

0

1

1

1

11

1

1

1

1

1

0

1

1

11

1

1

1

1

1

1

0

1

11

1

1

1

1

1

1

1

0

11

1

1

1

1

1

1

1

1

03.顯示譯碼器

在數(shù)字系統(tǒng)中常要將測(cè)量或運(yùn)算結(jié)果用十進(jìn)制數(shù)碼顯示出來(lái)。目前廣泛采用的七段數(shù)碼顯示器，多用GaAsP（磷砷化鎵）做成的發(fā)光二極管（LED）。

LED是一種能夠?qū)㈦娦盘?hào)轉(zhuǎn)換成光信號(hào)的結(jié)型電致發(fā)光器件。LED內(nèi)部結(jié)構(gòu)與二極管很相似，都具有一個(gè)PN結(jié)。當(dāng)PN結(jié)正向?qū)〞r(shí)，依靠電子直接與空穴復(fù)合，放出光子，即可發(fā)出悅目的光線。顏色有紅、黃、綠等。它可以封裝成單個(gè)的圓柱體外形，也可封裝為條形、排列成“日”字型的數(shù)碼管，用于顯示0~9十個(gè)數(shù)字和部分字母。七段字型為七個(gè)LED，有共陰極接法和共陽(yáng)極兩類(lèi)接法，如圖（a）、（b）所示。發(fā)光二極管的工作電壓為1.5V~3V，達(dá)到光可見(jiàn)度的電流為幾到十幾毫安，使用時(shí)每管均應(yīng)串聯(lián)數(shù)百歐姆電阻。LC-5011型共陰極數(shù)碼管引腳排列和字型如右圖所示。babcdefgafgcdeDP123456789DP地地10LC-5011型共陰極數(shù)碼管引腳排列

七段數(shù)碼管的兩種接法（a）共陰極接法abcdefg（b）共陽(yáng)極接法+Uabcdefg使用LC-5011共陰極數(shù)碼管時(shí)，將3腳或8腳接地，在對(duì)應(yīng)字形a~gLED的正極加上高電平“1”時(shí)，該字段發(fā)亮。若只有g(shù)為低電平時(shí)，顯示“0”，DP為小數(shù)點(diǎn)。4線-七段顯示譯碼驅(qū)動(dòng)器74248的邏輯功能表如下表所示。引腳排列如圖。74248用于共陰極接法數(shù)碼顯示器。以“1”電平驅(qū)動(dòng)，有燈測(cè)試、消隱輸出。74248的內(nèi)部電路為集電極開(kāi)路（OC）輸出，有2k

上拉電阻，使用時(shí)