時序邏輯電路分析課件

第7章時序邏輯電路學習要點：時序電路的分析方法和設計方法計數(shù)器、存放器等中規(guī)模集成電路的邏輯功能和使用方法第7章時序邏輯電路7.1概述7.2時序邏輯電路的分析的方法7.3計數(shù)器7.4存放器和移位存放器*7.5同步時序邏輯電路的設計*7.6數(shù)字系統(tǒng)一般故障的檢查和排除退出返回主目錄7.1概述1、時序電路的特點時序電路在任何時刻的穩(wěn)定輸出，不僅與該時刻的輸入信號有關，而且還與電路原來的狀態(tài)有關。2、時序電路邏輯功能的表示方法時序電路的邏輯功能可用邏輯表達式、狀態(tài)表、卡諾圖、狀態(tài)圖、時序圖和邏輯圖6種方式表示，這些表示方法在本質(zhì)上是相同的，可以互相轉(zhuǎn)換。邏輯表達式有：輸出方程狀態(tài)方程激勵方程3、時序電路的分類〔1〕根據(jù)時鐘分類同步時序電路中，各個觸發(fā)器的時鐘脈沖相同，即電路中有一個統(tǒng)一的時鐘脈沖，每來一個時鐘脈沖，電路的狀態(tài)只改變一次。異步時序電路中，各個觸發(fā)器的時鐘脈沖不同，即電路中沒有統(tǒng)一的時鐘脈沖來控制電路狀態(tài)的變化，電路狀態(tài)改變時，電路中要更新狀態(tài)的觸發(fā)器的翻轉(zhuǎn)有先有后，是異步進行的。

*〔2〕根據(jù)輸出分類米利型時序電路的輸出不僅與現(xiàn)態(tài)有關，而且還決定于電路當前的輸入。穆爾型時序電路的其輸出僅決定于電路的現(xiàn)態(tài)，與電路當前的輸入無關；或者根本就不存在獨立設置的輸出，而以電路的狀態(tài)直接作為輸出。7.2時序邏輯電路的分析方法返回7.2.1同步時序邏輯電路的分析方法7.2.2異步時序邏輯電路的分析方法電路圖時鐘方程、驅(qū)動方程和輸出方程狀態(tài)方程狀態(tài)圖、狀態(tài)表或時序圖判斷電路邏輯功能12357.2.1同步時序邏輯電路的分析方法一、根本分析步驟：計算4例時鐘方程：輸出方程：輸出僅與電路現(xiàn)態(tài)有關，為穆爾型時序電路。同步時序電路的時鐘方程可省去不寫。驅(qū)動方程：1寫方程式二、分析舉例：2求狀態(tài)方程JK觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：3計算、列狀態(tài)表000001010011100101110111001011101111000010100110000011004畫狀態(tài)圖、時序圖狀態(tài)圖5電路功能時序圖有效循環(huán)的6個狀態(tài)分別是0～5這6個十進制數(shù)字的格雷碼，并且在時鐘脈沖CP的作用下，這6個狀態(tài)是按遞增規(guī)律變化的，即：000→001→011→111→110→100→000→…所以這是一個用格雷碼表示的六進制同步加法計數(shù)器。當對第6個脈沖計數(shù)時，計數(shù)器又重新從000開始計數(shù)，并產(chǎn)生輸出Y＝1。例輸出方程：輸出與輸入有關，為米利型時序電路。同步時序電路，時鐘方程省去。驅(qū)動方程：1寫方程式2求狀態(tài)方程T觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：3計算、列狀態(tài)表45電路功能由狀態(tài)圖可以看出，當輸入X＝0時，在時鐘脈沖CP的作用下，電路的4個狀態(tài)按遞增規(guī)律循環(huán)變化，即：00→01→10→11→00→…當X＝1時，在時鐘脈沖CP的作用下，電路的4個狀態(tài)按遞減規(guī)律循環(huán)變化，即：00→11→10→01→00→…可見，該電路既具有遞增計數(shù)功能，又具有遞減計數(shù)功能，是一個2位二進制同步可逆計數(shù)器。畫狀態(tài)圖時序圖例電路沒有單獨的輸出，為穆爾型時序電路。異步時序電路，時鐘方程：驅(qū)動方程：1寫方程式7.2.2異步時序邏輯電路的分析方法2求狀態(tài)方程D觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：3計算、列狀態(tài)表45電路功能由狀態(tài)圖可以看出，在時鐘脈沖CP的作用下，電路的8個狀態(tài)按遞減規(guī)律循環(huán)變化，即：000→111→110→101→100→011→010→001→000→…電路具有遞減計數(shù)功能，是一個3位二進制異步減法計數(shù)器。畫狀態(tài)圖、時序圖本節(jié)小結(jié)： 時序電路的特點是：在任何時刻的輸出不僅和輸入有關，而且還決定于電路原來的狀態(tài)。為了記憶電路的狀態(tài)，時序電路必須包含有存儲電路。存儲電路通常以觸發(fā)器為根本單元電路構(gòu)成。 時序電路可分為同步時序電路和異步時序電路兩類。它們的主要區(qū)別是，前者的所有觸發(fā)器受同一時鐘脈沖控制，而后者的各觸發(fā)器那么受不同的脈沖源控制。 時序電路的邏輯功能可用邏輯圖、狀態(tài)方程、狀態(tài)表、卡諾圖、狀態(tài)圖和時序圖等6種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。時序電路的分析，就是由邏輯圖到狀態(tài)圖的轉(zhuǎn)換。7.3計數(shù)器7.3.1異步計數(shù)器返回7.3.2同步計數(shù)器在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器加法計數(shù)器同步計數(shù)器異步計數(shù)器減法計數(shù)器可逆計數(shù)器加法計數(shù)器減法計數(shù)器可逆計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器······7.3.1異步計數(shù)器74LS290為異步二－五－十進制加法計數(shù)器。其新、老標準邏輯符號及內(nèi)部邏輯圖分別如圖12.5(a)、(b)、(c)所示。它由四個下降沿觸發(fā)的JK觸發(fā)器和兩個與非門組成。由圖可見，它是兩個獨立的計數(shù)器。一、集成異步計數(shù)器CT74LS90圖12.574LS290的新標準和老標準邏輯符號及內(nèi)部邏輯圖(a)新標準邏輯符號；(b)老標準邏輯符號；(c)內(nèi)部邏輯圖圖12.574LS290的新標準和老標準邏輯符號及內(nèi)部邏輯圖(a)新標準邏輯符號；(b)老標準邏輯符號；(c)內(nèi)部邏輯圖圖12.574LS290的新標準和老標準邏輯符號及內(nèi)部邏輯圖(a)新標準邏輯符號；(b)老標準邏輯符號；(c)內(nèi)部邏輯圖觸發(fā)器F0構(gòu)成一位二進制計數(shù)器，對CP0計數(shù)；觸發(fā)器F1、F2和F3組成異步五進制計數(shù)器，對CP1計數(shù)。假設將Q0輸出端接至CP1端，計數(shù)脈沖由CP0輸入，那么構(gòu)成8421BCD碼十進制計數(shù)器，連接電路如圖12.6(a)所示；假設將Q3輸出端接至CP0端，計數(shù)脈沖由CP1輸入，那么構(gòu)成5421BCD碼十進制計數(shù)器，連接電路如圖12.6(b)所示。狀態(tài)轉(zhuǎn)移表見表12.5。圖12.674LS290組成的十進制計數(shù)器(a)8421BCD碼十進制計數(shù)；(b)5421BCD碼十進制計數(shù)表12.5狀態(tài)轉(zhuǎn)移表74LS290的功能表見表12.6，它具有如下功能：〔1〕直接清零。當R0A和R0B為高電平、S9A和S9B至少有一個為低電平時，各觸發(fā)器Rd端均為低電平，觸發(fā)器輸出均為零，實現(xiàn)清零功能。由于清零功能與時鐘無關，故這種清零稱為異步清零?！?〕直接置9〔輸出為1001〕。當S9A和S9B為高電平，R0A和R0B至少有一個為低電平時，觸發(fā)器F0和F3的Sd端及觸發(fā)器F1和F2的Rd端為低電平，觸發(fā)器輸出為1001，實現(xiàn)直接置9功能。表12.6功能表〔3〕計數(shù)。當R0A、R0B及S9A、S9B輸入均為低電平時，門R和門S輸出均為高電平，各JK觸發(fā)器恢復正常功能〔實現(xiàn)計數(shù)功能〕。使用時，務必按功能表的要求，使R0和S9各輸入端滿足給定的條件，在輸入時鐘脈沖的下降沿計數(shù)?！?〕功能擴展。用少量邏輯門，通過對74LS290外部不同方式的連接，可以組成任意進制計數(shù)器。例12.5用74LS290組成七進制計數(shù)器。

解首先，將74LS290的CP1端與Q0端相接，使它組成8421BCD碼十進制計數(shù)器。其次，七進制計數(shù)器有7個有效狀態(tài)0000~0110，可由十進制計數(shù)器采用一定的方法使它跳越3個無效狀態(tài)0111~1001而實現(xiàn)七進制計數(shù)。當計數(shù)器從0000開始計數(shù)到0110，第7個脈沖的下降沿到來時，強迫計數(shù)器返回到0000狀態(tài)，向高位產(chǎn)生進位。但按74LS290的計數(shù)規(guī)律，當計數(shù)到0110時，下一個計數(shù)狀態(tài)為0111，不可能返回至零。因此在電路上采用反響歸零法，將反響歸零信號由0111引回〔即R0＝Q2Q1Q0〕。當?shù)?個脈沖下降沿到來時，狀態(tài)由0110→〔0111〕→0000，顯然0111僅是由0110→0000的過渡狀態(tài)。其連接圖和波形圖如圖12.7所示。圖12.7七進制計數(shù)器電路圖及波形圖圖12.7七進制計數(shù)器電路圖及波形圖

例12.6用兩塊74LS290分別組成百進制和二十四進制計數(shù)器。

解將兩塊74LS290進行級聯(lián)，組成的百進制計數(shù)器如圖12.8所示。其中，Q30Q20Q10Q00為個位輸出，Q31Q21Q11Q01為十位輸出。圖12.874LS290擴展為百進制計數(shù)器

在百進制根底上，采用反響歸零法即可組成二十四進制計數(shù)器。計數(shù)范圍為0~23，24為過渡狀態(tài)，當高位計數(shù)至2、低位計數(shù)至4時，計數(shù)器歸零。將Q20和Q11直接與R0A和R0B連接，即組成二十四進制計數(shù)器。電路如圖12.9所示。

圖12.9二十四進制計數(shù)器

二、集成異步計數(shù)器CT74LS907.3.2集成同步計數(shù)器集成十進制同步加法計數(shù)器74160、74162的引腳排列圖、邏輯功能示意圖與74161、74163相同，不同的是，74160和74162是十進制同步加法計數(shù)器，而74161和74163是4位二進制〔16進制〕同步加法計數(shù)器。此外，74160和74162的區(qū)別是，74160采用的是異步清零方式，而74162采用的是同步清零方式。74190是單時鐘集成十進制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74191相同。74192是雙時鐘集成十進制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74193相同。一、4位集成二進制同步加法計數(shù)器74LS161/163①CR=0時異步清零。②CR=1、LD=0時同步置數(shù)。③CR=LD=1且CPT=CPP=1時，按照4位自然二進制碼進行同步二進制計數(shù)。④CR=LD=1且CPT·CPP=0時，計數(shù)器狀態(tài)保持不變。74LS163的引腳排列和74LS161相同，不同之處是74LS163采用同步清零方式。74LS161是一種同步四位二進制加法集成計數(shù)器。以下圖是其管腳排列圖和邏輯功能示意圖。74LS161管腳排列圖邏輯電路圖74LS161邏輯功能表CTPCTTCPQ3Q2Q1Q001111×0111××0×1×××01×××

0000D3D2D1D0Q3Q2Q1Q0Q3Q2Q1Q0加法計數(shù)

當復位端=0時，輸出Q3Q2Q1Q0全為零，實現(xiàn)異步去除功能〔又稱復位功能〕。當=“1〞，預置控制端=“0〞，并且CP=CP↑時，Q3Q2Q1Q0=D3D2D1D0，實現(xiàn)同步預置數(shù)功能。功能分析：當==“1〞且CTP·CTT=0時，輸出Q3Q2Q1Q0保持不變。當==CTP=CTT=“1〞，并且CP=CP↑時，計數(shù)器才開始加法計數(shù)，實現(xiàn)計數(shù)功能。電路為四位二進制加法計數(shù)器。在CP脈沖作用下，電路按自然二進制遞加，即由0000→0001→…→1111。當計到1111時，進位輸出端CO送出進位信號，即CO=Q3Q2Q1Q0=1。二、集成十進制同步加法計數(shù)器74LS160/162集成十進制同步加法計數(shù)器74160、74162的引腳排列圖、邏輯功能示意圖與74161、74163相同。與74161相比，(1)74160是十進制計數(shù)器；〔2〕注意74160在計數(shù)時CO=Q3Q074160和74162的區(qū)別是，74160采用的是異步清零方式，而74162采用的是同步清零方式。三、集成十進制同步加/減可逆計數(shù)器74LS190/19174190是單時鐘集成十進制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74191相同。U/D是加減計數(shù)控制端；CT是使能端；LD是異步置數(shù)控制端；D0～D3是并行數(shù)據(jù)輸入端；Q0～Q3是計數(shù)器狀態(tài)輸出端；CO/BO是進位借位信號輸出端；RC是多個芯片級聯(lián)時級間串行計數(shù)使能端，CT＝0，CO/BO＝1時，RC＝CP，由RC端產(chǎn)生的輸出進位脈沖的波形與輸入計數(shù)脈沖的波形相同。＊4位集成二進制同步可逆計數(shù)器74LS193CR是異步清零端，高電平有效；LD是異步置數(shù)端，低電平有效；CPU是加法計數(shù)脈沖輸入端；CPD是減法計數(shù)脈沖輸入端；D0～D3是并行數(shù)據(jù)輸入端；Q0～Q3是計數(shù)器狀態(tài)輸出端；CO是進位脈沖輸出端；BO是借位脈沖輸出端；多個74LS193級聯(lián)時，只要把低位的CO端、BO端分別與高位的CPU、CPD連接起來，各個芯片的CR端連接在一起，LD端連接在一起，就可以了。類型型號功能計數(shù)器746874LS9074LS9274LS9374LS16074LS161雙十進制計數(shù)器十進制計數(shù)器十二分頻計數(shù)器4位二進制計數(shù)器同步十進制計數(shù)器4位二進制同步計數(shù)器（異步清除）常用計數(shù)器類型型號功能計數(shù)器74LS16274LS16374LS16874LS16974LS19074LS19174LS19274LS19374LS19674LS197十進制同步計數(shù)器（同步清除）4位二進制同步計數(shù)器（同步清除）可預置制十進制同步加/減計數(shù)器可預置4位二進制同步加/減計數(shù)器可預置十進制同步加/減計數(shù)器可預置制4位二進制同步加/減計數(shù)器可預置十進制同步加/減計數(shù)器（雙時鐘）可預置4位二進制同步加/減計數(shù)器（雙時鐘）可預置十進制計數(shù)器可預置二進制計數(shù)器續(xù)表〔2〕類型型號功能計數(shù)器74LS29074LS29374LS39074LS39374LS49074LS56874LS56974LS66874LS669十進制計數(shù)器4位二進制計數(shù)器雙4位十進制計數(shù)器雙4位二進制計數(shù)器（以不清楚）雙4位十進制計數(shù)器可預置十進制同步加/減計數(shù)器（三態(tài)）可預置二進制同步加/減計數(shù)器（三態(tài)）十進制同步加/減計數(shù)器二進制同步加/減計數(shù)器續(xù)表〔3〕類型型號功能計數(shù)器74LS69074LS69174LS69274LS69374LS69674LS69774LS69874LS699可預置十進制同步計數(shù)器/寄存器（直接清除、三態(tài)）可預置二進制同步計數(shù)器/寄存器（直接清除、三態(tài)）可預置十進制同步計數(shù)器/寄存器（同步清除、三態(tài)）可預置二進制同步計數(shù)器/寄存器（同步清除、三態(tài)）十進制同步加/減計數(shù)器（三態(tài)、直接清除）二進制同步加/減計數(shù)器（三態(tài)、直接清除）十進制同步加/減計數(shù)器（三態(tài)、同步清除）二進制同步加/減計數(shù)器（三態(tài)、同步清除）續(xù)表〔4〕局部常用MSI計數(shù)器的型號及根本特性7.3.3N進制計數(shù)器1、用同步清零端或置數(shù)端歸零構(gòu)成N進置計數(shù)器2、用異步清零端或置數(shù)端歸零構(gòu)成N進置計數(shù)器〔1〕寫出狀態(tài)SN-1的二進制代碼?！?〕求歸零邏輯，即求同步清零端或置數(shù)控制端信號的邏輯表達式。〔3〕畫連線圖。〔1〕寫出狀態(tài)SN的二進制代碼?！?〕求歸零邏輯，即求異步清零端或置數(shù)控制端信號的邏輯表達式?！?〕畫連線圖。利用集成計數(shù)器的清零端和置數(shù)端實現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進行計數(shù)的N進制計數(shù)器的方法。在前面介紹的集成計數(shù)器中，清零、置數(shù)均采用同步方式的有74LS163；均采用異步方式的有74LS193、74LS197、74LS192；清零采用異步方式、置數(shù)采用同步方式的有74LS161、74LS160；有的只具有異步清零功能，如CC4520、74LS190、74LS191；74LS90那么具有異步清零和異步置9功能。用74LS163來構(gòu)成一個十二進制計數(shù)器?！?〕寫出狀態(tài)SN-1的二進制代碼?！?〕畫連線圖。SN-1＝S12-1＝S11＝1011〔2〕求歸零邏輯。例D0～D3可隨意處理D0～D3必須都接0用74LS161來構(gòu)成一個十二進制計數(shù)器。SN＝S12＝1100例D0～D3可隨意處理D0～D3必須都接0SN-1＝S11＝10113、提高歸零可靠性的方法4、計數(shù)器容量的擴展異步計數(shù)器一般沒有專門的進位信號輸出端，通常可以用本級的高位輸出信號驅(qū)動下一級計數(shù)器計數(shù)，即采用串行進位方式來擴展容量。100進制計數(shù)器60進制計數(shù)器64進制計數(shù)器同步計數(shù)器有進位或借位輸出端，可以選擇適宜的進位或借位輸出信號來驅(qū)動下一級計數(shù)器計數(shù)。同步計數(shù)器級聯(lián)的方式有兩種，一種級間采用串行進位方式，即異步方式，這種方式是將低位計數(shù)器的進位輸出直接作為高位計數(shù)器的時鐘脈沖，異步方式的速度較慢。另一種級間采用并行進位方式，即同步方式，這種方式一般是把各計數(shù)器的CP端連在一起接統(tǒng)一的時鐘脈沖，而低位計數(shù)器的進位輸出送高位計數(shù)器的計數(shù)控制端。12位二進制計數(shù)器〔慢速計數(shù)方式〕12位二進制計數(shù)器〔快速計數(shù)方式〕在此種接線方式中，只要片1的各位輸出都為1，一旦片0的各位輸出都為1，片2立即可以接收進位信號進行計數(shù)，不會像根本接法中那樣，需要經(jīng)歷片1的傳輸延遲，所以工作速度較高。這種接線方式的工作速度與計數(shù)器的位數(shù)無關。本節(jié)小結(jié)：計數(shù)器是一種應用十分廣泛的時序電路，除用于計數(shù)、分頻外，還廣泛用于數(shù)字測量、運算和控制，從小型數(shù)字儀表，到大型數(shù)字電子計算機，幾乎無所不在，是任何現(xiàn)代數(shù)字系統(tǒng)中不可缺少的組成局部。計數(shù)器可利用觸發(fā)器和門電路構(gòu)成。但在實際工作中，主要是利用集成計數(shù)器來構(gòu)成。在用集成計數(shù)器構(gòu)成N進制計數(shù)器時，需要利用清零端或置數(shù)控制端，讓電路跳過某些狀態(tài)來獲得N進制計數(shù)器。7.4存放器和移位存放器7.4.1存放器返回7.4.2移位存放器7.4.3移位存放器的應用7.4.4順序脈沖發(fā)生器在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為存放器。存放器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的存放器，需用n個觸發(fā)器來構(gòu)成。按照功能的不同，可將存放器分為根本存放器和移位存放器兩大類。根本存放器只能并行送入數(shù)據(jù)，需要時也只能并行輸出。移位存放器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。3.４.１存放器一、單拍工作方式根本存放器無論存放器中原來的內(nèi)容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0～D3，就立即被送入進存放器中，即有：二、雙拍工作方式根本存放器（1）清零。CR=0，異步清零。即有：（2）送數(shù)。CR=1時，CP上升沿送數(shù)。即有：（3）保持。在CR=1、CP上升沿以外時間，寄存器內(nèi)容將保持不變。7.4.2移位存放器一、單向移位存放器并行輸出4位右移移位存放器時鐘方程：驅(qū)動方程：狀態(tài)方程：并行輸出4位左移移位存放器時鐘方程：驅(qū)動方程：狀態(tài)方程：單向移位存放器具有以下主要特點：〔1〕單向移位存放器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移?！?〕n位單向移位存放器可以存放n位二進制代碼。n個CP脈沖即可完成串行輸入工作，此后可從Q0～Qn-1端獲得并行的n位二進制數(shù)碼，再用n個CP脈沖又可實現(xiàn)串行輸出操作?！?〕假設串行輸入端狀態(tài)為0，那么n個CP脈沖后，存放器便被清零。二、雙向移位存放器M=0時右移M=1時左移3、集成雙向移位存放器74LS1947.4.3移位存放器的應用一、環(huán)形計數(shù)器結(jié)構(gòu)特點即將FFn-1的輸出Qn-1接到FF0的輸入端D0。工作原理根據(jù)起始狀態(tài)設置的不同，在輸入計數(shù)脈沖CP的作用下，環(huán)形計數(shù)器的有效狀態(tài)可以循環(huán)移位一個1，也可以循環(huán)移位一個0。即當連續(xù)輸入CP脈沖時，環(huán)形計數(shù)器中各個觸發(fā)器的Q端或端，將輪流地出現(xiàn)矩形脈沖。能自啟動的4位環(huán)形計數(shù)器狀態(tài)圖由74LS194構(gòu)成的能自啟動的4位環(huán)形計數(shù)器時序圖二、扭環(huán)形計數(shù)器結(jié)構(gòu)特點狀態(tài)圖即將FFn-1的輸出Qn-1接到FF0的輸入端D0。能自啟動的4位扭環(huán)形計數(shù)器本節(jié)小結(jié)：存放器是用來存放二進制數(shù)據(jù)或代碼的電路，是一種根本時序電路。任何現(xiàn)代數(shù)字系統(tǒng)都必須把需要處理的數(shù)據(jù)和代碼先存放起來，以便隨時取用。存放器分為根本存放器和移位存放器兩大類。根本存放器的數(shù)據(jù)只能并行輸入、并行輸出。移位存放器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)可以并行輸入、并行輸出，串行輸入、串行輸出，并行輸入、串行輸出，串行輸入、并行輸出。存放器的應用很廣，特別是移位存放器，不僅可將串行數(shù)碼轉(zhuǎn)換成并行數(shù)碼，或?qū)⒉⑿袛?shù)碼轉(zhuǎn)換成串行數(shù)碼，還可以很方便地構(gòu)成移位存放器型計數(shù)器和順序脈沖發(fā)生器等電路。一、計數(shù)器型順序脈沖發(fā)生器在數(shù)字電路中，能按一定時間、一定順序輪流輸出脈沖波形的電路稱為順序脈沖發(fā)生器。計數(shù)器型順序脈沖發(fā)生器一般用按自然態(tài)序計數(shù)的二進制計數(shù)器和譯碼器構(gòu)成。順序脈沖發(fā)生器也稱脈沖分配器或節(jié)拍脈沖發(fā)生器，一般由計數(shù)器〔包括移位存放器型計數(shù)器〕和譯碼器組成。作為時間基準的計數(shù)脈沖由計數(shù)器的輸入端送入，譯碼器即將計數(shù)器狀態(tài)譯成輸出端上的順序脈沖，使輸出端上的狀態(tài)按一定時間、一定順序輪流為1，或者輪流為0。前面介紹過的環(huán)形計數(shù)器的輸出就是順序脈沖，故可不加譯碼電路即可直接作為順序脈沖發(fā)生器。7.4.4順序脈沖發(fā)生器時序圖譯碼器電路圖計數(shù)器用集成計數(shù)器74LS163和集成3線-8線譯碼器74LS138構(gòu)成的8輸出順序脈沖發(fā)生器。二、移位型順序脈沖發(fā)生器移位型順序脈沖發(fā)生器由移位存放器型計數(shù)器加譯碼電路構(gòu)成。其中環(huán)形計數(shù)器的輸出就是順序脈沖，故可不加譯碼電路就可直接作為順序脈沖發(fā)生器。時序圖在數(shù)控裝置和數(shù)字計算機中，往往需要機器按照人們事先規(guī)定的順序進行運算或操作，這就要求機器的控制局部不僅能正確地發(fā)出各種控制信號，而且要求這些控制信號在時間上有一定的先后順序。通常采取的方法是，用一個順序脈沖發(fā)生器來產(chǎn)生時間上有先后順序的脈沖，以控制系統(tǒng)各局部協(xié)調(diào)地工作。順序脈沖發(fā)生器分計數(shù)型和移位型兩類。計數(shù)型順序脈沖發(fā)生器狀態(tài)利用率高，但由于每次CP信號到來時，可能有兩個或兩個以上的觸發(fā)器翻轉(zhuǎn)，因此會產(chǎn)生競爭冒險，需要采取措施消除。移位型順序脈沖發(fā)生器沒有競爭冒險問題，但狀態(tài)利用率低。本節(jié)小結(jié)：設計要求原始狀態(tài)圖最簡狀態(tài)圖畫電路圖檢查電路能否自啟動1246*7.5時序邏輯電路的設計方法時序電路的設計步驟：選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅(qū)動方程5狀態(tài)分配3化簡(可選)例1建立原始狀態(tài)圖設計一個按自然態(tài)序變化的7進制同步加法計數(shù)器，計數(shù)規(guī)那么為逢七進益，產(chǎn)生一個進位輸出。狀態(tài)化簡2狀態(tài)分配3已經(jīng)最簡。已是二進制狀態(tài)。4選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅(qū)動方程因需用3位二進制代碼，選用3個CP下降沿觸發(fā)的JK觸發(fā)器，分別用