Quartus仿真實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)報(bào)告學(xué)生姓名：指導(dǎo)教師：日期：實(shí)驗(yàn)項(xiàng)目名稱：編寫相關(guān)芯片的Verilog程序并仿真實(shí)驗(yàn)?zāi)康模?．掌握基本的Verilog語法及編程思想2．用Verilog語句編寫相關(guān)芯片以及門電路程序，并調(diào)用之以實(shí)現(xiàn)四位二進(jìn)制加法器功能實(shí)驗(yàn)任務(wù)：用Verilog語句編寫相關(guān)芯片以及門電路程序，并調(diào)用之以實(shí)現(xiàn)四位二進(jìn)制加法器功能實(shí)驗(yàn)原理：根據(jù)之前編寫的VerilogHDL程序來進(jìn)行Verilog語句的編寫。根據(jù)上面的電路圖可得到Verilog語句如下：主程序modulemutiply(a,b,f);input[3:0]a,b;output[7:0]f;wire[7:0]f;wire[4:1]iA,iB,iSUM,i1A,i1B,i1SUM,i2A,i2B,i2SUM;wireiCIN,iCOUT,i1CIN,i1COUT,i2CIN,i2COUT;andinst6(iA[1],a[1],b[0]), inst3(iA[2],b[0],a[2]), inst4(iA[3],a[3],b[0]), inst5(iB[1],a[0],b[1]), inst7(iB[2],b[1],a[1]), inst8(iB[3],a[2],b[1]), inst9(iB[4],a[3],b[1]), inst10(i1B[1],b[2],a[0]), inst11(i1B[2],a[1],b[2]), inst18(i1B[3],a[2],b[2]), inst19(i1B[4],a[3],b[2]), inst24(i2B[1],a[0],b[3]), inst16(i2B[2],b[3],a[1]), inst23(i2B[3],a[2],b[3]), inst25(i2B[4],a[3],b[3]), inst20(f[0],a[0],b[0]);assigniA[4]=0;ADD74283inst(iA,iB,0,iCOUT,iSUM);assigni1A[1]=iSUM[2];assigni1A[2]=iSUM[3];assigni1A[3]=iSUM[4];assigni1A[4]=iCOUT;ADD74283inst1(i1A,i1B,0,i1COUT,i1SUM);assigni2A[1]=i1SUM[2];assigni2A[2]=i1SUM[3];assigni2A[3]=i1SUM[4];assigni2A[4]=i1COUT;ADD74283inst2(i2A,i2B,0,i2COUT,i2SUM);assignf[1]=iSUM[1];assignf[2]=i1SUM[1];assignf[3]=i2SUM[1];assignf[4]=i2SUM[2];assignf[5]=i2SUM[3];assignf[6]=i2SUM[4];assignf[7]=i2COUT;endmodule芯片程序moduleADD74283(A,B,CIN,COUT,SUM[3:0]); input[3:0]A,B; inputCIN; output[3:0]SUM; outputCOUT; wire[4:0]DATA; assignDATA=A+B+CIN; assignCOUT=DATA[4]; assignSUM=DATA[3:0];endmodule實(shí)驗(yàn)步驟：根據(jù)之前編好的電路圖進(jìn)行Verilog語句編寫。我們首先根據(jù)芯片的功能表將芯片的程序編寫出來，之后就是主程序的編寫。我們只用表示出各個(gè)門電路和芯片的連接關(guān)系并調(diào)用編寫好的芯片程序就可以完成整個(gè)程序的編寫。編好程序之后是要對(duì)其進(jìn)行編譯和波形仿真。仿真完成之后就進(jìn)行測(cè)試。主程序仿真波形圖芯片ADD74283波形仿真圖測(cè)試程序：仿真測(cè)試程序Mutiply.vt`timescale1ns/1ns`include"mutiply.v"`include"ADD74283.v"modulemutiply_vlg_tst;reg[3:0]a;reg[3:0]b;wire[7:0]f;initialbegina=4'd0;b=4'd0;endinitialbegin while(1) begin #10a=a+1; endendinitialbegin while(1) begin #20b=b+1; endendmutiplyi1(//portmap-connectionbetweenmasterportsandsignals/registers .a(a), .b(b), .f(f));initial$monitor($time,,,"f=%d",f);initial#1000$finish;endmodule實(shí)驗(yàn)結(jié)論：實(shí)驗(yàn)總結(jié)與心得:通過本次實(shí)驗(yàn)我們初步掌握了Verilog的語法及編程思想，并通過分工協(xié)作完成了程序的編寫，測(cè)試及仿真的任務(wù)。由于之前對(duì)Verilog這種編程形式并不了解，加之硬件描述語言與我們以往接觸過的程序語言有一定的差別，我們開始的進(jìn)展并不順利。但在閱讀了一些實(shí)例程序、查閱相關(guān)資料并積極咨詢老師、同學(xué)之后，我們對(duì)這種語言及其應(yīng)用方式的認(rèn)識(shí)逐漸明朗。在之后的編程過程中就游刃有余了。同時(shí)通過這次實(shí)驗(yàn)，我們也熟練掌握了Modelsim與Quartus仿真軟件的使用方法。更重要的是，這次實(shí)驗(yàn)加強(qiáng)了我們獨(dú)立思考的能力，剛開始時(shí)，我們都傾向于向別人請(qǐng)教問題，現(xiàn)在慢慢改變?yōu)橛龅絾栴}首先自己思考，自己查找資料，最后再大家一起進(jìn)行討論