幾何設(shè)計(jì)規(guī)則

集成電路設(shè)計(jì)技術(shù)與工具第四章集成電路幅員設(shè)計(jì)與工具內(nèi)容提要4.1引言4.2幅員幾何設(shè)計(jì)規(guī)那么4.3電學(xué)設(shè)計(jì)規(guī)那么與布線4.4晶體管的幅員設(shè)計(jì)4.5九天軟件下的幅員編輯4.6九天軟件下的幅員驗(yàn)證4.7本章小結(jié)4.1引言幅員〔Layout〕包含了器件尺寸、各層拓?fù)涠x等器件相關(guān)的物理信息數(shù)據(jù)，是集成電路從設(shè)計(jì)走向制造的橋梁。由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進(jìn)而幅員的設(shè)計(jì)必須遵守特定的規(guī)那么。這些規(guī)那么是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的，因此，不同的工藝就有不同的設(shè)計(jì)規(guī)那么。設(shè)計(jì)者只能根據(jù)廠家提供的設(shè)計(jì)規(guī)那么進(jìn)行幅員設(shè)計(jì)。4.1引言設(shè)計(jì)規(guī)那么反映了性能和成品率之間可能是最好的折衷。從設(shè)計(jì)的觀點(diǎn)出發(fā)，設(shè)計(jì)規(guī)那么可以分為三局部： 1〕決定幾何特征和圖形幾何尺寸的規(guī)定。 2〕確定掩膜制備和芯片制造中都需要的一組根本圖形單元的強(qiáng)制性要求。 3〕定義設(shè)計(jì)人員設(shè)計(jì)時(shí)所用的電參數(shù)范圍。4.2幅員幾何設(shè)計(jì)規(guī)那么幅員幾何設(shè)計(jì)規(guī)那么可看作是對(duì)光刻掩模版制備要求。這些規(guī)那么在生產(chǎn)階段為電路設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系。與幅員規(guī)那么相聯(lián)系的主要目標(biāo)是獲得有最正確成品率的電路，而幾何尺寸那么盡可能地小，又不影響器件電路的可靠性。集成電路的幅員設(shè)計(jì)規(guī)那么通常有多種方法來(lái)描述，其中包括以微米分辨率來(lái)規(guī)定的微米規(guī)那么和以特征尺寸為基準(zhǔn)的λ規(guī)那么。一、工藝層〔Layer〕人們把集成電路幅員設(shè)計(jì)過(guò)程抽象成假設(shè)干易于處理的概念性幅員層次，也就是幅員設(shè)計(jì)中的工藝層，這些層次代表電路轉(zhuǎn)換成硅芯片時(shí)所必需的掩膜圖形。幅員的不同層次可以用不同的形式來(lái)區(qū)分，例如不同的顏色、不同的線型和不同的填充圖案等。某N阱硅柵工藝的局部工藝層二、幾何設(shè)計(jì)規(guī)那么－規(guī)那么介紹N阱層相關(guān)的設(shè)計(jì)規(guī)那么及其示意圖P+、N+有源區(qū)層相關(guān)的設(shè)計(jì)規(guī)那么及其示意圖Poly層相關(guān)的設(shè)計(jì)規(guī)那么及其示意圖Contact層相關(guān)的設(shè)計(jì)規(guī)那么及其示意圖Metal層相關(guān)的設(shè)計(jì)規(guī)那么及其示意圖Pad層相關(guān)的設(shè)計(jì)規(guī)那么及其示意圖二、幾何設(shè)計(jì)規(guī)那么－舉例及問(wèn)題討論當(dāng)給定電路原理圖設(shè)計(jì)其幅員時(shí)，必須根據(jù)所用的工藝設(shè)計(jì)規(guī)那么，時(shí)刻注意幅員同一層上以及不同層間的圖形大小及相對(duì)位置關(guān)系。然而對(duì)于幅員設(shè)計(jì)初學(xué)者來(lái)說(shuō)，第一次設(shè)計(jì)就能全面考慮各種設(shè)計(jì)規(guī)那么是不可能的。為此，需要借助幅員設(shè)計(jì)工具的在線設(shè)計(jì)規(guī)那么檢查〔DRC〕功能來(lái)及時(shí)發(fā)現(xiàn)存在的問(wèn)題。參照上述的硅柵工藝設(shè)計(jì)規(guī)那么，一個(gè)反相器〔不針對(duì)具體的器件尺寸〕對(duì)應(yīng)幅員設(shè)計(jì)中應(yīng)該考慮的局部設(shè)計(jì)規(guī)那么如以下圖所示。10283.531.53.52.52.01.51.01.5問(wèn)題討論：〔1〕阱的間距和間隔的規(guī)那么N阱通常是深擴(kuò)散，必須使N阱邊緣與鄰近的N＋擴(kuò)散區(qū)之間留有足夠的間隙，從而保證N阱邊緣不與P型襯底中的N＋擴(kuò)散區(qū)短接。內(nèi)部間隙由沿阱周圍的場(chǎng)區(qū)氧化層的漸變區(qū)所決定。雖然有些工藝允許內(nèi)部的間隙為零，但“鳥(niǎo)嘴〞效應(yīng)等問(wèn)題導(dǎo)致了規(guī)那么1.4〔N阱外N阱到N+距離〕的設(shè)計(jì)要求，這是一種保守的估算。問(wèn)題討論：〔2〕MOS管的規(guī)那么在多晶硅穿過(guò)有源區(qū)的地方，源和漏擴(kuò)散區(qū)被多晶硅區(qū)所掩蔽。因而，源、漏和溝道是自對(duì)準(zhǔn)于柵極的。重要的是，多晶硅必須完全穿過(guò)有源區(qū)，否那么制成的MOS管就會(huì)被源、漏之間的擴(kuò)散通路所短路。為確保這一條件得到滿足，多晶硅必須超出擴(kuò)散區(qū)邊界，例如該硅柵工藝中規(guī)那么3.4中規(guī)定的1.5μm，這常常稱為“柵伸展〞。同時(shí)，有源區(qū)也必須在多晶硅柵兩邊擴(kuò)展，這樣才能有擴(kuò)散區(qū)存在，使載流子進(jìn)入和流出溝道，例如規(guī)那么3.5規(guī)定的3.0μm就是保持源區(qū)和漏區(qū)所必需的。問(wèn)題討論：〔3〕接觸幅員設(shè)計(jì)中通常需要有多種接觸，例如，金屬和P型擴(kuò)散區(qū)接觸、金屬和N型擴(kuò)散區(qū)接觸、金屬和多晶硅的接觸以及襯底接觸等。根據(jù)工藝不同，還有“隱埋〞型多晶硅-擴(kuò)散區(qū)接觸和拼合接觸。通常，制作芯片的襯底被劃分成多個(gè)“阱〞區(qū)，每個(gè)孤立的阱必須利用襯底接觸來(lái)接適宜的電源電壓。將兩個(gè)或多個(gè)金屬和擴(kuò)散區(qū)接觸用金屬連通起來(lái)，稱為合并接觸。為了工藝上按比例縮小或幅員編輯的需要，合并接觸采用圖4.9〔a〕所示的別離式接觸結(jié)構(gòu)，而不采用圖4.9〔b〕的合并長(zhǎng)孔結(jié)構(gòu)。4.3電學(xué)設(shè)計(jì)規(guī)那么與布線電學(xué)設(shè)計(jì)規(guī)那么給出的是由具體工藝參數(shù)抽象出的器件電學(xué)參數(shù)，是晶體管級(jí)集成電路模擬的依據(jù)。與幾何設(shè)計(jì)規(guī)那么一樣，對(duì)于不同的工藝和不同的設(shè)計(jì)要求，電學(xué)設(shè)計(jì)規(guī)那么將有所不同。通常，特定工藝會(huì)給出電學(xué)參數(shù)的最小值、典型值和最大值。上述N阱硅柵CMOS工藝的局部電學(xué)設(shè)計(jì)規(guī)那么的參數(shù)名稱及其意義如表4.8所示。電學(xué)設(shè)計(jì)規(guī)那么還為合理選擇幅員布線層提供了依據(jù)。集成電路工藝為設(shè)計(jì)者提供了多層布線的手段，最常用的布線有金屬、多晶硅、硅化物以及擴(kuò)散區(qū)。但這些布線層的電學(xué)性能大不相同。隨著器件尺寸的減小，線寬和線間距也在減小，多層布線層之間的介質(zhì)層也在變薄，這將大大增加走線電阻和耦合電容，特別是開(kāi)展到深亞微米級(jí)和納米之后，與門延遲相比，布線延遲變得越來(lái)越不可忽略。因此，幅員布線必須合理選擇布線層，盡可能地防止布線層電學(xué)參數(shù)的影響。除了選擇合理的布線層外，幅員布線還應(yīng)該注意以下幾點(diǎn)：1〕電源線和地線應(yīng)盡可能地防止用擴(kuò)散區(qū)和多晶硅走線，特別是通過(guò)較大電流的那局部電源線和地線。集成電路的幅員設(shè)計(jì)中電源線和地線多采用梳狀走線，防止交叉，或者用多層金屬工藝，提高設(shè)計(jì)布線的靈活性。2〕禁止在一條金屬走線的長(zhǎng)信號(hào)線下平行走過(guò)另一條用多晶硅或擴(kuò)散區(qū)走線的長(zhǎng)信號(hào)線。3〕壓焊點(diǎn)離芯片內(nèi)部圖形的距離應(yīng)不少于20m，以防止芯片鍵合時(shí)，因應(yīng)力而造成電路損壞。4.4晶體管的幅員設(shè)計(jì)一、雙極型晶體管的幅員設(shè)計(jì)1、雙極型集成電路幅員設(shè)計(jì)的特點(diǎn)雙極型集成電路設(shè)計(jì)中首先要考慮的問(wèn)題是元器件之間的隔離。目前常用的隔離方法有PN結(jié)隔離和介質(zhì)隔離，設(shè)計(jì)者可以根據(jù)不同的設(shè)計(jì)要求，選擇適當(dāng)?shù)母綦x方式。此外，還要注意減小寄生效應(yīng)如寄生PNP管、寄生電容效應(yīng)等。注意了這些問(wèn)題，就可以比較順利地完成幅員設(shè)計(jì)并制造出合格的電路。根據(jù)雙極型晶體管的幅員特點(diǎn)，其幅員設(shè)計(jì)的一般原那么包括以下幾個(gè)方面的內(nèi)容：1〕劃分隔離區(qū)〔島〕2〕幾何對(duì)稱設(shè)計(jì)3〕熱對(duì)稱設(shè)計(jì)4〕圖形尺寸選擇2、雙極型晶體管的圖形設(shè)計(jì)幅員設(shè)計(jì)工作決不能脫離工藝實(shí)際，離開(kāi)工藝來(lái)談設(shè)計(jì)是沒(méi)有意義的。幅員設(shè)計(jì)者的任務(wù)是在目前工藝許可的條件下，盡可能設(shè)計(jì)出各種符合要求的晶體管。集成電路中對(duì)雙極型晶體管的要求主要是：〔1〕有一定的特征頻率fT；〔2〕滿足要求的開(kāi)關(guān)時(shí)間；〔3〕能承受一定的電流；〔4〕具有較低的噪聲系數(shù)；〔5〕具有一定的耐壓。在設(shè)計(jì)電路中的某一管子時(shí)，應(yīng)首先弄清該管在電路中的作用，抓住主要矛盾，設(shè)計(jì)出符合要求的管子。例如，對(duì)于邏輯電路設(shè)計(jì)，電路的輸出管就應(yīng)該著重考慮能承受電流，并具有較快的開(kāi)關(guān)速度和較低的飽和壓降；而對(duì)反相管那么應(yīng)著重考慮有較快的開(kāi)關(guān)速度和較高的特征頻率。不同的晶體管圖形在集成電路中所起的作用不同，因此幅員設(shè)計(jì)中一塊掩模版上往往就有幾種晶體管的圖形。下面首先介紹一般雙極型晶體管的圖形及其各自的特點(diǎn)。1〕一般雙極型晶體管的設(shè)計(jì)〔1〕單基極條圖形〔2〕雙基極條圖形〔3〕馬蹄形結(jié)構(gòu)

〔4〕梳形結(jié)構(gòu)2〕多發(fā)射極晶體管的設(shè)計(jì)3〕集成電路中的PNP管〔a〕頂視圖〔b〕剖面圖橫向PNP晶體管結(jié)構(gòu)圓形單發(fā)射極橫向PNP管襯底PNP管剖面圖二、MOS晶體管的幅員設(shè)計(jì)與雙極型晶體管的幅員相比，一般MOS晶體管的幅員設(shè)計(jì)相對(duì)簡(jiǎn)單些，典型的物理表示法包括了兩個(gè)矩形。NMOS晶體管的幅員PMOS晶體管的幅員1〕大尺寸MOS管的幅員設(shè)計(jì)實(shí)際電路中，有時(shí)需要的MOS管寬度可能是幾百甚至上千微米，而工藝提供的模型參數(shù)那么規(guī)定了器件的尺寸范圍的。為了實(shí)現(xiàn)大尺寸的MOS晶體管，在電路圖中通過(guò)采用并聯(lián)接法的一組MOS管來(lái)實(shí)現(xiàn)。這些MOS管工作時(shí)等效于一個(gè)溝道寬度較大的MOS管，其溝道寬度等于所有單個(gè)MOS管溝道寬度的總和。大尺寸MOS管的幅員一般也采用并聯(lián)結(jié)構(gòu)，或稱作梳狀柵結(jié)構(gòu)，并且相鄰的MOS管共用源區(qū)或漏區(qū)。這種幅員并聯(lián)結(jié)構(gòu)不但減小了幅員面積而且減小了源端和漏端的耗盡層電容.4叉指MOS管3叉指MOS管折疊式梳狀柵MOS管幅員示意對(duì)于大尺寸器件還可以采用折疊的方式以減小一維方向上的尺寸。2〕器件的失配問(wèn)題

〔a〕電路圖〔b〕管子方向不對(duì)稱

〔c〕垂直對(duì)稱水平柵極〔d〕垂直對(duì)稱垂直柵極MOS差分對(duì)管的幅員分布形式

〔a〕離子注入方向性〔b〕形成的不對(duì)稱源漏結(jié)構(gòu)傾角引起的注入陰影

〔a〕簡(jiǎn)單布局〔b〕同心布局兩個(gè)叉指的差分對(duì)管版圖總之，與分立元件電路設(shè)計(jì)相比，集成電路設(shè)計(jì)的一個(gè)顯著特點(diǎn)在于：設(shè)計(jì)者能夠充分利用集成電路特點(diǎn)，通過(guò)改變晶體管等元器件的圖形結(jié)構(gòu)和幾何尺寸，設(shè)計(jì)出最合理的晶體管來(lái)滿足整體電路的要求。但這要求設(shè)計(jì)者在設(shè)計(jì)幅員前，首先要搞清楚電路中各個(gè)晶體管的作用，再?zèng)Q定采用哪種圖形的晶體管。設(shè)計(jì)時(shí)，既要考慮工作電流、特征頻率、最高振蕩頻率以及噪聲等電學(xué)參數(shù)，又要兼顧光刻精度、套準(zhǔn)精度等工藝水平，以及占用面積、電路成品率等因素。4.5九天軟件下的幅員編輯九天〔Zeni〕系統(tǒng)軟件為IC設(shè)計(jì)者提供了交互式幅員設(shè)計(jì)環(huán)境。交互式幅員設(shè)計(jì)是指利用集成電路CAD幅員編輯工具，通過(guò)人工參與的方式完成的電路幅員設(shè)計(jì)。由于使用了交互式環(huán)境，設(shè)計(jì)者可以根據(jù)所設(shè)計(jì)電路的各種性能要求，對(duì)圖形反復(fù)進(jìn)行布置和連線，到達(dá)較佳的布局效果，從而最大限度地利用芯片面積、提高成品率，因而廣泛應(yīng)用于全定制集成電路的幅員設(shè)計(jì)中。一、幅員設(shè)計(jì)前的準(zhǔn)備通常，集成電路制造廠為設(shè)計(jì)者提供了特定工藝的數(shù)據(jù)包，或稱作工藝設(shè)計(jì)套件〔PDK：ProcessDesignKits〕。設(shè)計(jì)套件主要包括了該工藝條件下的一組文件：用于定義幅員工藝層信息的工藝文件；用于幅員驗(yàn)證的各種驗(yàn)證文件；用于電路仿真的器件模型文件；集成電路幅員設(shè)計(jì)是以工藝為根底的，因此幅員設(shè)計(jì)前要根據(jù)工藝提供的信息做好準(zhǔn)備工作。1〕建立工藝文件首先要建立幅員的工藝文件，確定該工藝幅員的工藝層信息，例如對(duì)應(yīng)各層掩膜版的層號(hào)、工藝層名稱，各層的圖案和顏色，以及用于幅員器件提取的標(biāo)識(shí)層的名稱、圖案以及顏色等。工藝文件中最重要的就是每層的層號(hào)〔Level或Number〕。同一個(gè)工藝，其工藝層的顏色、圖案甚至名稱可以改變，但每層的層號(hào)卻是唯一的。建立工藝文件界面示意圖2〕建立幅員數(shù)據(jù)庫(kù)Zeni4DM集成環(huán)境下，通過(guò)NewLibrary〔新建庫(kù)命令〕建立新的數(shù)據(jù)庫(kù)。3〕設(shè)置全局參數(shù)在新建的幅員庫(kù)中開(kāi)始編輯一個(gè)幅員單元時(shí)，往往需要首先設(shè)置好幅員設(shè)計(jì)所必須的一些全局參數(shù)，如幅員的最大、最小顯示格點(diǎn)，命令菜單對(duì)話框的彈出方式等。其中，幅員設(shè)計(jì)的最小尺寸或分辨率設(shè)置應(yīng)該根據(jù)使用工藝能到達(dá)的分辨來(lái)合理設(shè)置。對(duì)于深亞微米的幅員設(shè)計(jì)，幅員分辨率設(shè)置與制造工藝分辨率的不一致，有可能引起整個(gè)電路失效。因此，幅員設(shè)計(jì)前要了解工藝水平，合理設(shè)置幅員格點(diǎn)和尺寸分辨率。二、層次化的幅員設(shè)計(jì)隨著集成電路電路復(fù)雜性和集成度的日益增加，即使是一個(gè)很有經(jīng)驗(yàn)的幅員設(shè)計(jì)師，要直接對(duì)整個(gè)芯片進(jìn)行交互幅員設(shè)計(jì)也是非常困難的，有時(shí)甚至是不可能的。因而，在實(shí)際利用交互式幅員設(shè)計(jì)方法時(shí)，往往采用層次式設(shè)計(jì)方法：將整個(gè)芯片幅員劃分成假設(shè)干塊(一般按功能劃分)；先對(duì)每—塊進(jìn)行幅員設(shè)計(jì)，每一塊設(shè)計(jì)完成之后可作為宏模塊；然后在此根底上通過(guò)調(diào)用宏模塊進(jìn)行高一級(jí)的交互式設(shè)計(jì)，直至整個(gè)芯片幅員的完成。層次化幅員設(shè)計(jì)方法的好處是：底層單元的任何改動(dòng)，都會(huì)通過(guò)層級(jí)關(guān)系，自動(dòng)地將改動(dòng)傳遞到使用該子單元的更高層級(jí)單元中；由于可以使用輪廓圖顯示，加快了幅員顯示刷新的速度。

不可取的多個(gè)接觸單元幅員設(shè)計(jì)方法－屢次使用復(fù)制命令層次化設(shè)計(jì)例如用輪廓圖顯示的多個(gè)接觸單元幅員三、全定制幅員設(shè)計(jì)以設(shè)計(jì)一個(gè)CMOS反相器的幅員為例，說(shuō)明全定制集成電路幅員設(shè)計(jì)的過(guò)程。1〕新建幅員數(shù)據(jù)庫(kù)，指定設(shè)計(jì)采用的工藝文件2〕為層次化幅員設(shè)計(jì)建立一些常用子單元：

a〕創(chuàng)立新單元nco，該單元規(guī)定N+有源層與金屬層的連接；

b〕創(chuàng)立新單元pco，該單元規(guī)定P+有源層與金屬層的連接；

c〕創(chuàng)立新單元plco，該單元規(guī)定多晶硅層與金屬層的連接。常用子單元幅員3〕新建幅員單元inv。在inv幅員單元編輯窗口中，畫PMOS管幅員：a〕選擇poly層，使用Path命令，畫出柵長(zhǎng)為4μm的柵極；b〕選擇pdiff層，使用Rectangle命令，畫出寬為10μm的P管源漏區(qū)；c〕選擇CreateInstance命令，調(diào)用一個(gè)2行1列的pco子單元兩次，完成P管有源區(qū)與金屬層的連接。d〕選擇nwell層，畫P管襯底。PMOS管幅員4〕選擇metal層，畫反相器的正電源電壓線并標(biāo)識(shí)為VDD；畫P管源極和襯底與電源線VDD的連接。調(diào)用nco單元作為N阱與金屬層的連接，即PMOS管襯底接電源。5〕畫NMOS管幅員6〕畫NMOS管源極和襯底與地線GND的連接，并畫出反相器的輸入、輸出引線。四、幅員數(shù)據(jù)與工藝制造最終設(shè)計(jì)好的集成電路幅員數(shù)據(jù)要轉(zhuǎn)換成集成電路制造廠能夠讀懂的數(shù)據(jù)格式。目前，工業(yè)標(biāo)準(zhǔn)的數(shù)據(jù)格式主要有GDSII數(shù)據(jù)流格式和CIF中間格式。與CIF相比，GDSII更為普遍，幾乎所有的集成電路幅員設(shè)計(jì)工具都能讀寫GDSII。GDSII文件包含了幅員的所有信息，包括庫(kù)和所有的單元，保存了設(shè)計(jì)中的層次結(jié)構(gòu)和工藝層信息。GDS數(shù)據(jù)導(dǎo)入對(duì)話框GDS數(shù)據(jù)導(dǎo)出對(duì)話框雖然一個(gè)完整的集成電路從前端的電路設(shè)計(jì)、仿真驗(yàn)證到后端的幅員設(shè)計(jì)、驗(yàn)證都是依據(jù)晶圓廠提供的相應(yīng)工藝模型參數(shù)和幅員設(shè)計(jì)文件進(jìn)行的。然而，當(dāng)設(shè)計(jì)者將導(dǎo)出的GDSII標(biāo)準(zhǔn)幅員數(shù)據(jù)交付工藝制造廠加工制造時(shí)，設(shè)計(jì)者和晶圓廠還需要進(jìn)行最后的工藝信息認(rèn)證。也就是說(shuō)，除了GDS數(shù)據(jù)文件之外，還需要一些信息表。4.6九天軟件下的幅員驗(yàn)證上述反相器幅員中只標(biāo)注了局部幾何設(shè)計(jì)規(guī)那么，其實(shí)同一層次以及不同層次間的設(shè)計(jì)規(guī)那么要考慮上下、左右各個(gè)方向，因此，即使十分熟悉這些幾何規(guī)那么也難免會(huì)有疏忽，尤其對(duì)于幅員設(shè)計(jì)初學(xué)者來(lái)說(shuō)，一次幅員設(shè)計(jì)就能夠全面考慮到所有規(guī)那么是十分困難的。而且，除了需要考慮幾何設(shè)計(jì)規(guī)那么外，還要檢查幅員的連接關(guān)系是否與電路圖一致，因此，借助計(jì)算機(jī)輔助設(shè)計(jì)工具進(jìn)行全面的幅員驗(yàn)證是十分必要的。一、幅員驗(yàn)證概述幅員驗(yàn)證的任務(wù)是檢查幅員中可能存在的各種錯(cuò)誤，這些錯(cuò)誤可以分成如下三類。1〕違犯幾何設(shè)計(jì)規(guī)那么的錯(cuò)誤2〕電路連接性錯(cuò)誤3〕電學(xué)性能上的錯(cuò)誤

二、幅員驗(yàn)證文件幅員驗(yàn)證的前提就是要有為特定工藝編寫的驗(yàn)證文件。編寫驗(yàn)證命令文件是進(jìn)行幅員驗(yàn)證不可缺少的局部，命令文件是否完備直接影響到幅員驗(yàn)證的質(zhì)量。所謂命令文件是指一組用UNIX文本編輯器〔TextEditor〕編寫的ASCII文件，用于識(shí)別設(shè)計(jì)中的各層及要執(zhí)行的檢查操作，一般由描述塊