基于EDA技術(shù)進(jìn)行的數(shù)字電路設(shè)計(jì)

基于EDA技術(shù)進(jìn)行的數(shù)字電路設(shè)計(jì)

1、EDA技術(shù)設(shè)計(jì)流程

在設(shè)計(jì)方法上，EDA技術(shù)為數(shù)字電子電路設(shè)計(jì)領(lǐng)域帶來(lái)了根本性變革，將傳統(tǒng)“電路設(shè)計(jì)硬件搭試調(diào)試焊接”模式轉(zhuǎn)變?yōu)樵谟?jì)算機(jī)上自動(dòng)完成。

2、設(shè)計(jì)要求

具有時(shí)、分、秒、計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。具有清零和調(diào)整小時(shí)、分鐘功能。具有整點(diǎn)報(bào)時(shí)功能。

3、輸入設(shè)計(jì)源文件

一個(gè)設(shè)計(jì)工程由一個(gè)或多個(gè)源文件組成，它們可以是原理圖文件、硬件描述語(yǔ)言文件、混合輸入文件，點(diǎn)擊Source/New菜單，選擇你所要設(shè)計(jì)源文件類型，進(jìn)入設(shè)計(jì)狀態(tài)，完成源文件設(shè)計(jì)，存盤(pán)、退出;另在一張?jiān)韴D編輯器窗口中，通過(guò)File/MatchingSymbol菜單，建立一張?jiān)韴D符號(hào)，生成一個(gè)與原理圖文件一樣名、一樣功能規(guī)律宏元件，它自動(dòng)加到元件列表中，可以在更高層圖紙中反復(fù)調(diào)用;

4、規(guī)律編譯

規(guī)律編譯選擇器件EPM7128SLC84-15，使用MAXPlusⅡ編譯器編譯設(shè)計(jì)工程，通過(guò)編譯器自動(dòng)進(jìn)展錯(cuò)誤檢查、網(wǎng)表提取、規(guī)律綜合、器件適配，最終產(chǎn)生器件編程文件(。jed)。

5、綜合

綜合就是利用EDA軟件系統(tǒng)綜合器將VHDL軟件設(shè)計(jì)與硬件可實(shí)現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路關(guān)鍵步驟。綜合器對(duì)源文件綜合是針對(duì)某一FPGA/CPID供給商產(chǎn)品系列。因此，綜合后結(jié)果具有硬件可實(shí)現(xiàn)性。EDA供應(yīng)了良好規(guī)律綜合與優(yōu)化功能，它能夠?qū)⒃O(shè)計(jì)人員設(shè)計(jì)規(guī)律級(jí)電路圖自動(dòng)地轉(zhuǎn)換為門(mén)級(jí)電路，并生成相應(yīng)網(wǎng)表文件、時(shí)序分析文件和各種報(bào)表，若設(shè)計(jì)沒(méi)有錯(cuò)誤，最終可生成可以編程下載。SOF文件。

6、器件適配

綜合通過(guò)后必需利用FPGA/CPLD布局/布線適配器將綜合后網(wǎng)表文件針對(duì)某一詳細(xì)目標(biāo)器件進(jìn)展規(guī)律映射操作，其中包括底層器件配置、規(guī)律分割、規(guī)律優(yōu)化、布局布線等操作。適配后產(chǎn)生時(shí)序仿真用網(wǎng)表文件和下載文件，如JED或POF文件。適配對(duì)象直接與器件構(gòu)造細(xì)節(jié)相對(duì)應(yīng)。

7、功能仿真

通常，在設(shè)計(jì)過(guò)程中每一個(gè)階段都要進(jìn)展仿真驗(yàn)證其正確性。在綜合前，要進(jìn)展行為仿真，將VHDI源程序直接送到VHDI仿真器中仿真，此時(shí)仿真只是依據(jù)VHDI語(yǔ)義進(jìn)展，與詳細(xì)電路沒(méi)有關(guān)系。綜合后，可利用產(chǎn)生網(wǎng)表文件進(jìn)展功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖全都性。功能仿真僅對(duì)設(shè)計(jì)描述規(guī)律功能進(jìn)展測(cè)試模擬，以了解其實(shí)現(xiàn)功能是否滿意原設(shè)計(jì)要求，仿真過(guò)程不涉及詳細(xì)器件硬件特性，如延遲特性。時(shí)序仿真依據(jù)適配后產(chǎn)生網(wǎng)表文件進(jìn)展仿真，是接近真實(shí)器件運(yùn)行仿真，仿真過(guò)程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。時(shí)序仿真網(wǎng)表文件中包含了較為準(zhǔn)確延遲信息。

8、編程下載

通過(guò)仿真確定設(shè)計(jì)根本勝利后，即可通過(guò)Byteblaster下載電纜線將設(shè)計(jì)工程以JTAG方式下載到器件中，完成設(shè)計(jì)全部工作。通過(guò)此例設(shè)計(jì)流程敘述可知，EDA技術(shù)及其工具在數(shù)字電路系統(tǒng)(包括模擬電路系統(tǒng))中正發(fā)揮著越來(lái)越重要作用，其應(yīng)用深度和廣度正在向更深層次延長(zhǎng)。

9、目標(biāo)系統(tǒng)

用VHDL語(yǔ)言描述編碼電路。譯碼電路用CASE語(yǔ)句完成查表譯碼，其中有近4O種可能狀況。通過(guò)求出伴隨式值，把有一個(gè)錯(cuò)誤數(shù)據(jù)取反訂正過(guò)來(lái)，其他狀況給出信號(hào)，指出有錯(cuò)誤。編譯碼電路選用ALTERA公司生產(chǎn)器件EPF1OK10TC144-3，其中編碼電路占用了32個(gè)規(guī)律單元，譯碼電路占用了163個(gè)規(guī)律單元。對(duì)編碼譯碼電路做功能仿真。測(cè)試使用看來(lái)，當(dāng)數(shù)據(jù)輸人全為1，假如總線上傳來(lái)數(shù)據(jù)最終一位出錯(cuò)。為0，正確數(shù)據(jù)異或而成數(shù)據(jù)檢查線DC使得譯碼器能把最終一位