第七章 數(shù)字集成電路及其應(yīng)用

第七章數(shù)字集成電路及其應(yīng)用7.1數(shù)字電路基礎(chǔ)27.1.1概述一、電子電路中的電信號模擬信號數(shù)字信號1.模擬信號隨時間連續(xù)變化的信號正弦波信號t3模擬電路:處理模擬信號的電路在模擬電路中，主要關(guān)心輸入、輸出信號間的大小、相位關(guān)系。C1C2RB+UCCRCT-+ui+-uOuiuo741uou–u++–+Auo42.數(shù)字信號不隨時間連續(xù)變化的躍變信號:矩形脈沖信號等。理想矩形脈沖信號波形tpT分為正脈沖、負脈沖0+3V正脈沖0+3V負脈沖占空比5數(shù)字電路:處理數(shù)字信號的電路數(shù)字電路注重輸出、輸入間的邏輯關(guān)系。主要的工具是邏輯代數(shù)，電路的功能用真值表、邏輯表達式及波形圖表示。條件和結(jié)果之間的因果關(guān)系6二、數(shù)制與碼制1、數(shù)制是計數(shù)體制的簡稱。常用的進位計數(shù)制有十進制(Decimal)、二進制(Binary)、八進制(Octal)、十六進制(Hexadecimal)十進制D二進制B八進制O十六進制H數(shù)碼0～90、10～70～9、ABCDEF基數(shù)102816第i位的權(quán)值10i2i8i16i7十進制二進制八進制十六進制00001111210228100010810101012A11101113B12110014C13110115D14111016E15111117F161000020101001100100144641000111110100017503E8對照表82、碼制編碼：用文字、符號或數(shù)碼來表示各個特定對象的過程。二進制編碼：在數(shù)字電路中通常用二進制數(shù)碼0和1構(gòu)成的代碼來表示十進制數(shù)。n位二進制可以表示多少個“對象”？2n個代碼０００…０１１１…１9二－十進制編碼（BinaryCodedDecimal簡稱BCD)用四位二進制數(shù)表示0～9十個數(shù)碼。四位二進制數(shù)最多可以有16種組合，因此0～9十個字符與這16種組合之間可以有多種情況，不同的對應(yīng)便形成了一種編碼。常用的8421BCD碼10十進制數(shù)8421BCD碼000001000120010300114010050101601107011181000910017.1.2基本邏輯運算和邏輯門11數(shù)字電路也叫做邏輯電路，研究的是輸出與輸入之間的邏輯關(guān)系。最基本的邏輯關(guān)系或稱邏輯運算有三種：與邏輯、或邏輯、非邏輯。實現(xiàn)基本邏輯運算的數(shù)字電路稱為基本邏輯門電路。實際應(yīng)用中遇到的邏輯問題盡管是千變?nèi)f化的，但它們都可以用這三種最基本的邏輯運算復(fù)合而成。121.與邏輯運算和與門～220V+-ABF只有當(dāng)開關(guān)A與B同時接通時，電燈F才亮，開關(guān)A、B接通（條件）與燈F亮（結(jié)果）之間的這種因果關(guān)系就為與邏輯關(guān)系。13在照明電路中開關(guān)A、B的狀態(tài)：接通、斷開電燈F的狀態(tài)：亮、不亮～220V+-ABFABF斷開斷開斷開接通接通斷開接通接通不亮不亮不亮亮1010ABF000110110001真值表(邏輯狀態(tài)表)141個輸入變量AF012個輸入變量ABF000110113個輸入變量ABCF000001010011100101110111真值表(邏輯狀態(tài)表)15與邏輯狀態(tài)表與邏輯表達式邏輯乘號“·”可以省略F=A·B=ABABF00011011000116+5VRD1ABFD20+3VAB000+3+30+3+3ABF000010100111與門:實現(xiàn)與邏輯關(guān)系的電路10F000+317與門邏輯符號：&ABF門電路可以有多個輸入端&ABFC邏輯表達式F=A·B·C18當(dāng)開關(guān)A接通或者B接通，或者A和B都接通時，電燈F就亮。開關(guān)A、B接通與燈F亮之間的這種關(guān)系為或邏輯關(guān)系?；蜻壿嫚顟B(tài)表000111110110ABF或邏輯表達式：

F=A+B或運算也稱邏輯加法運算。2.或邏輯運算和或門～220V+-BFA19或門邏輯符號：ABFC>1ABF>120+3VAF03.非邏輯運算和非門RB+12VRCAF+3V021+3V0+3VAF0RB+12VRCAF+3V+3V非邏輯狀態(tài)表101AF0非門電路也稱為反相器。22邏輯表達式：F=A非門邏輯符號1AF23“與”、“或”、“非”是三種基本的邏輯關(guān)系，任何其它的邏輯關(guān)系都可以以它們?yōu)榛A(chǔ)表示。最常見的復(fù)合邏輯運算有：與非運算或非運算異或運算同或運算4.復(fù)合邏輯運算和復(fù)合門24（1）“與非”邏輯運算和與非門“與非”邏輯運算是與和非組合而成的復(fù)合邏輯運算“與非”邏輯狀態(tài)表000111100111ABF與非邏輯表達式：與非門邏輯符號：F&AB25（2）“或非”邏輯運算和或非門“或非”邏輯運算是或和非的復(fù)合邏輯運算“或非”邏輯狀態(tài)表000101100101ABF或非邏輯表達式：或非門邏輯符號：FAB>126（3）“異或”邏輯運算和異或門“異或”邏輯運算，只有當(dāng)兩個輸入變量相異時，輸出才為1。異或邏輯狀態(tài)表ABF001101010110異或邏輯表達式：異或門邏輯符號：FAB=127（4）“同或”邏輯運算和同或門“同或”邏輯運算，只有當(dāng)兩個輸入變量相同時，輸出才為1。同或邏輯狀態(tài)表ABF001101011001同或邏輯表達式：同或門邏輯符號：F=A⊙BFAB=128從狀態(tài)表可以看出，兩個變量的異或和同或互為反函數(shù)。ABF000011101110ABF001010100111異或同或A⊙BA⊙B=

A⊙B⊙C=

?≠297.1.3邏輯代數(shù)基本運算規(guī)則和基本定律邏輯代數(shù)又稱為布爾代數(shù)，它是分析和設(shè)計邏輯電路的數(shù)學(xué)工具。邏輯變量只能取1和0兩個值，表示兩種相反的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系。301.邏輯代數(shù)基本運算規(guī)則312.邏輯代數(shù)基本定律交換律A+B=B+AAB=BA結(jié)合律A+(B+C)=(A+B)+CA(BC)=(AB)C分配律A(B+C)=AB+ACA＋BC=(A+B)(A+C)吸收律AB+AB=A(A+B)(A+B)=AA+AB=A

A(A+B)=AA+AB=A+BA(A+B)=AB反演律32推廣7.1.4邏輯函數(shù)的代數(shù)法化簡與變換33邏輯函數(shù)：通過與、或、非等邏輯運算把各個變量聯(lián)系起來，就構(gòu)成了一個邏輯函數(shù)。邏輯電路圖：在數(shù)字電路中，用邏輯符號表示的邏輯關(guān)系的電路，稱為邏輯電路圖。例34與或表達式或與表達式與非與非表達式這些表達式反映的是同一邏輯關(guān)系，可以用若干門電路的組合來實現(xiàn)。在用門電路實現(xiàn)其邏輯關(guān)系時，究竟使用哪種表達式，要看使用哪種門電路。35BAF&≥1&1ACCAF1AB≥1≥1&CAF1AB&&&&36ABCF00000011010001111000101011011111邏輯狀態(tài)表唯一！37利用邏輯代數(shù)基本運算規(guī)則和基本定律對邏輯函數(shù)進行化簡和變換。例：化簡解38例：化簡解A+AB=A+B39方法二40試證明證明41例：化簡解可作為定律用7.2集成邏輯門42優(yōu)點：可靠性高、體積小、轉(zhuǎn)換速度快等分類：TTL門電路CMOS門電路437.2.1TTL門電路1.與非門+5VFR4R2R1T2R5R3T3T4T1T5AB44+5VFR4R2R1T2R5R3T3T4T1T5ABF&AB45&&&&1234567141312111098電源+5V地7400管腳排列圖46（1）電壓傳輸特性&5VVVUiUoUo/VUi/V1233.601230.33.60.347Uo/VUi/V1233.6012353.62.40.40.30高電平邏輯1低電平邏輯0輸出輸入00.30.81.83.65低電平邏輯0高電平邏輯1（2）主要參數(shù)輸出高、低電平輸入高、低電平48Uo/VUi/V1233.60123輸入00.30.81.83.65低電平邏輯0高電平邏輯1（2）主要參數(shù)③抗干擾容限低電平噪聲容限UNL=0.8-0.3=0.5V高電平噪聲容限UNH=3.6-1.8=1.8V0.349④平均傳輸延遲時間&理想波形UiUo實際波形tpHLtpLH平均傳輸延遲時間50％50％502.集電極開路門（OC門）+5VFR2R1T2R3T1T5AB&FAB邏輯符號使用時輸出端要接一上拉電阻RRVCC51&FABRVCC工程實踐中，可將幾個OC門的輸出端并聯(lián)使用，以實現(xiàn)與邏輯，稱為“線與”。F=F1F2VCCF1F2FR&AB&CD523.三態(tài)門三態(tài)門除了輸出高、低電平這兩種狀態(tài)之外，還有第三種狀態(tài)，即高阻抗?fàn)顟B(tài)（開路狀態(tài)），這時，三態(tài)門與外接線路無電的聯(lián)系。邏輯符號FENBA&ENFENBAEN&輸入端控制端高電平有效低電平有效53應(yīng)用①可實現(xiàn)用一條總線分時輪流傳送多路信號而不互相干擾?！?”“0”“0”總線&A1B1E1&A2B2E2&A3B3E3A1

B154②可實現(xiàn)數(shù)據(jù)的雙向傳輸?？偩€&A0&EENENFPQ155總線&A0&EENENFPQ高阻態(tài)07.2.2使用集成邏輯門的注意事項56電源要求電源電壓有：額定電源電壓和極限電源電壓額定電源電壓指正常工作時電源電壓的允許大?。篢TL電路為5±5％（54系列為5±10％）；CMOS電路為3～15V（4000B系列為3～18V）極限電源電壓指超過該電源電壓器件將永久損壞：TTL電路為7V；4000系列CMOS電路為18V。57輸入電壓要求輸入高電平電壓應(yīng)大于UIHmin而小于電源電壓；輸入低電平應(yīng)大于0而小于UILmax。輸入電平小于0或大于電源電壓將有可能損壞集成電路。輸出負載要求除OC門和三態(tài)門外普通門電路輸出不能并聯(lián)；否則可能燒壞器件。門電路的輸出帶同類門的個數(shù)不得超過扇出系數(shù)，否則可能造成狀態(tài)不穩(wěn)定；在速度高時帶負載數(shù)盡可能少。58多余輸入端的處理與非門的多余輸入端應(yīng)接高電平，或非門的多余輸入端應(yīng)接低電平，以保證正常的邏輯功能。①與非門的不用輸入端的處理AB&+VCCA&懸空AB&AB&+VCC1~3kΩCMOS與非門不能用59②或非門的不用輸入端的處理≥1AB≥1AB607.3組合邏輯電路組合邏輯電路：任何時刻的輸出信號僅由該時刻的輸入信號決定，而與電路原來的狀態(tài)無關(guān)。

①組合邏輯電路的分析②組合邏輯電路的設(shè)計研究內(nèi)容7.3.1組合邏輯電路的分析61由邏輯圖寫出邏輯表達式運用邏輯代數(shù)化簡或變換列邏輯狀態(tài)表說明電路的邏輯功能

分析步驟：組合邏輯電路的分析就是根據(jù)給出的邏輯電路圖，找出輸出信號與輸入信號之間的邏輯關(guān)系，由此判斷出它的邏輯功能。62例1：分析下圖的邏輯功能①

寫出邏輯表達式=AABBAB...FAB..AB.A..ABBF1.AB&&&&FF3F2..63②

應(yīng)用邏輯代數(shù)化簡F=AABBAB...

=AAB+BAB..=AB+AB反演律

=A(A+B)+B(A+B)..反演律

=AAB+BAB..64③

列邏輯狀態(tài)表

④說明電路的邏輯功能

ABF000011101110從狀態(tài)表可以看出，當(dāng)A、B相同時，輸出為0，相異時，輸出為1。該電路實現(xiàn)異或邏輯，稱為異或門。65例2：列出邏輯狀態(tài)表分析圖示電路的邏輯功能。BC=1=1AF①寫出邏輯表達式66ABCF00000011010101101001101011001111②列邏輯狀態(tài)表

③說明電路的邏輯功能

實現(xiàn)奇偶校驗功能。當(dāng)A、B、C三個輸入變量中有奇數(shù)個1時電路輸出為1，否則為0。該電路是判奇電路。7.3.2組合邏輯電路的設(shè)計67組合邏輯電路的設(shè)計就是根據(jù)給定的邏輯功能要求，設(shè)計能實現(xiàn)該功能的簡單而又可靠的邏輯電路。設(shè)計組合邏輯電路時，基于選用器件的不同，有著不同的設(shè)計方法，一般的設(shè)計方法有：①用集成門電路設(shè)計組合邏輯電路。②用中規(guī)模集成電路（MSI）設(shè)計組合邏輯電路。③用可編程邏輯器件（PLD），設(shè)計組合邏輯電路。68依據(jù)邏輯要求，列出邏輯狀態(tài)表寫出邏輯表達式運用邏輯代數(shù)化簡或變換畫出邏輯圖用集成門電路設(shè)計組合邏輯電路的一般步驟如下：69例：設(shè)計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。首先確定邏輯變量取0、1的含義：A、B、C分別表示三人按鍵的狀態(tài)，按下為“1”，不按為“0”。F表示指示燈的亮滅，燈亮為“1”，不亮為“0”。邏輯要求：兩個人（包括兩個人）以上同意，指示燈亮0111

0

0

1

0101001010011100110111000ABC

F

①

根據(jù)邏輯要求列狀態(tài)表70④用與非門實現(xiàn)邏輯函數(shù)②

由狀態(tài)表寫出邏輯式③化簡邏輯式可得71⑤用與非門實現(xiàn)的電路圖ABFC&&&&72例：旅客列車分特快、直快和普快，并依此為優(yōu)先通行次序。某站在同一時間只能有一趟列車從車站開出，即只能給出一個開車信號。試畫出滿足上述要求的邏輯電路（用與非門實現(xiàn)）。設(shè)A、B、C分別代表特快、直快、普快，開車信號分別為FA、FB、FC。直快普快特快73①根據(jù)邏輯要求寫出狀態(tài)表A、B、C1—出站0—不出站FA、FB、FC1—亮0—滅ABCFAFBFC000000001001010010011010100100101100110100111100②寫邏輯表達式74③化簡邏輯表達式并轉(zhuǎn)換④畫出邏輯電路圖&1111&ABCFAFBFC7.3.3常用中規(guī)模組合邏輯電路及其應(yīng)用75在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面介紹幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。1.數(shù)據(jù)選擇器76數(shù)據(jù)選擇器（Mulitiplexer，簡稱MUX）又稱多路開關(guān)，能夠?qū)崿F(xiàn)從多路數(shù)據(jù)中選擇一路進行傳輸。下圖為4選1數(shù)據(jù)選擇器的功能示意圖數(shù)據(jù)輸入端選擇控制端數(shù)據(jù)輸出端使能控制端表示低電平有效D3D2D1D0A1A0WE774選1MUX的功能表選擇器禁止工作W=0；ED0D1D2D3A0A1WMUX4選1MUX邏輯符號輸入輸出A1A0EW×0011×0101100000D0D1D2D3①

E＝178

E=0選擇器工作，哪一路數(shù)據(jù)被選中由A0、A1的不同組合決定。ED0D1D2D3A0A1WMUX4選1MUX邏輯符號選擇器工作4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)W

為79&&&&111≥1WD0D1D2D3A0A1E4選1數(shù)據(jù)選擇器邏輯電路圖808選1數(shù)據(jù)選擇器101001010011100110111000ENA2A1A0W

D0D1D2D3D4D5D6D7×××0100000000功能表ENWMUXA0A1A2D0D1D2D3D4D5D6D7邏輯符號WEN81

EN=1時，選擇器禁止工作W=0；

EN=0時，選擇器工作101001010011100110111000ENA2A1A0W

D0D1D2D3D4D5D6D7×××0100000000功能表82解：（2）將F進行轉(zhuǎn)換后與4選1MUX輸出函數(shù)的標(biāo)準(zhǔn)形式進行比較令A(yù)1=A，A0=B，W=F，則例:用4選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)（1）寫出4選1MUX的輸出函數(shù)83D0=C

D1=C

D2=1D3=0對比可得AB1CC0FED0D1D2D3A0A1WMUX04選1MUX實現(xiàn)邏輯函數(shù)F接線示意圖使能端應(yīng)為有效電平84例：設(shè)計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。邏輯狀態(tài)表見7.3.2例題，此處略。邏輯表達式為與用集成門電路設(shè)計組合邏輯電路不同，無需化簡邏輯表達式，而是將邏輯表達式整理成與數(shù)據(jù)選擇器的標(biāo)準(zhǔn)表達式相同的形式。85①寫出8選1MUX的輸出函數(shù)將F與W比較，令A(yù)2=A，A1=B，A0=C，F(xiàn)=WD3=D5=D6=D7=1D0=D1=D2=D4=0則86A2ENWMUXA0A1D0D1D2D3D4D5D6D7ABC000101110FEA22.編碼器87數(shù)字系統(tǒng)中有許多數(shù)值、文字符號等信息，用若干位0和1組成一個二進制數(shù)碼組（簡稱代碼），并指定它所代表的信息，稱為“編碼”。實現(xiàn)編碼功能的邏輯電路稱為編碼器。編碼器分為：二進制編碼器、優(yōu)先二進制編碼器、二－十進制編碼器等。這里只簡單介紹二進制編碼器。88二進制編碼器二進制編碼器是由n位二進制數(shù)表示2n個信號的編碼電路。

編碼器高低電平信號二進制代碼89例：把I0，I1，···，I7八個輸入信號編成對應(yīng)的二進制代碼輸出。編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。設(shè)輸入信號高電平有效。解：8個輸入信號，輸出需用3位二進制代碼，用Y2

、Y1、Y0表示。其編碼表或邏輯狀態(tài)表如下所示。903位二進制編碼器狀態(tài)表I0

I1

I2

I3

I4

I5

I6

I7

Y2

Y1

Y010000000輸入輸出0100000000100000000100000000100000000100000000100000000100001111001100110101010191Y2=I4+I5+I6+I7

=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7

=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7

=I1I3I5I7...=I1+I3+I5+I7寫出邏輯式并轉(zhuǎn)換成“與非”式92根據(jù)邏輯表達式可畫出用集成門電路構(gòu)成的3位二進制編碼器的邏輯電路圖（略）。這個3位二進制編碼器有8個輸入端3個輸出端，所以也稱8-3線編碼器。8－3線編碼器3.譯碼器93譯碼是編碼的逆過程，譯碼器的作用剛好與編碼器相反，它將輸入的二進制代碼按其編碼時所賦予的含義譯成相應(yīng)的信號輸出，輸出信號以高、低電平表示。譯碼器分為：二進制譯碼器、二－十進制譯碼器和顯示譯碼器等。94①二進制譯碼器（又稱為n－2n線譯碼器）2n個n位譯碼器二進制代碼高低電平信號9574LS139雙2—4線譯碼器1

00

174LS139邏輯狀態(tài)表A1Y0A0Y1Y2Y31111

0111101111011110S00

1

11000096例：應(yīng)用2—4線譯碼器將四個外部設(shè)備A、B、C、D的數(shù)據(jù)分時送入計算機中。譯碼器工作97011110選中數(shù)據(jù)98②二-十進制顯示譯碼器在數(shù)字系統(tǒng)中，常常需要將測量和運算的結(jié)果直接以人們習(xí)慣的十進制數(shù)字形式顯示出來。為此，要把二—十進制代碼送到譯碼器，并用譯碼器的輸出去驅(qū)動數(shù)碼顯示器件，顯示相應(yīng)的數(shù)字。譯碼器二－十進制代碼驅(qū)動器顯示器常用七段半導(dǎo)體數(shù)碼管99

半導(dǎo)體數(shù)碼管半導(dǎo)體數(shù)碼管中的LED連接方式共陰極共陽極+5Vabcdefgabcdefg100七段顯示譯碼器74LS49與半導(dǎo)體數(shù)碼管的連接示意圖上拉電阻共陰極二－十進制代碼7.4集成觸發(fā)器101雙穩(wěn)態(tài)觸發(fā)器是一種具有記憶功能的基本邏輯單元電路，它有兩種穩(wěn)定狀態(tài)：0態(tài)和1態(tài)，在觸發(fā)信號的作用下，可以從原來的一種穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一種穩(wěn)定狀態(tài)。按邏輯功能的不同可分為R-S觸發(fā)器、J-K觸發(fā)器、D觸發(fā)器和T觸發(fā)器等；按電路結(jié)構(gòu)的不同可分為基本觸發(fā)器、電平觸發(fā)器和邊沿觸發(fā)器。102觸發(fā)器QQ一個或多個輸入Q端的狀態(tài)代表觸發(fā)器的狀態(tài)Q=1，Q＝0時稱觸發(fā)器處于“1”態(tài)Q=0，Q＝1時稱觸發(fā)器處于“0”態(tài)只需了解觸發(fā)器的基本工作原理，重點掌握邏輯功能，以便能正確的使用。邏輯狀態(tài)相反，否則為非法輸出7.4.1R－S觸發(fā)器1031.基本R－S觸發(fā)器將兩個與非門的輸出端、輸入端相互交叉連接，就構(gòu)成了基本R-S觸發(fā)器。輸入端輸出端&G1&G2SDRDQQ104&G1&G2SDRDQQRDSDQ01101100105①

RD=0

，

SD=110RD端稱為置0端或復(fù)位端101&G1&G2SDRDQQ加輸入信號前Q=0或Q=1加輸入信號后Q=01010601011&G1&G2SDRDQQ加輸入信號前Q=0或Q=1加輸入信號后Q=110②

RD=1，

SD=0SD端稱為置1端或置位端107③

RD=1

，

SD=111觸發(fā)器保持原狀態(tài)觸發(fā)器具有記憶功能Qn－觸發(fā)器原狀態(tài)&G1&G2SDRDQQ108④

RD=0

，

SD=000不符合觸發(fā)器的兩個輸出狀態(tài)相反的要求。對應(yīng)的輸入狀態(tài)禁止加入。11&G1&G2SDRDQQ109基本R－S

觸發(fā)器狀態(tài)表邏輯符號RDSDQ說明010復(fù)位101置位11保持原狀態(tài)記憶00不確定禁止SDRDQQ110SD&G1&G2RDQQ&G3&G4SRCP2.鐘控R－S

觸發(fā)器基本R－S觸發(fā)器控制電路輸入端時鐘脈沖輸入端111SD&G1&G2RDQQ&G3&G4SRCP直接置1端直接置0端SD，RD

用于預(yù)置觸發(fā)器的初始狀態(tài)。工作過程中應(yīng)處于高電平，對電路工作狀態(tài)無影響。SDRDQ011100112鐘控R－S狀態(tài)表Qn—時鐘脈沖到來前觸發(fā)器的狀態(tài)Qn+1—時鐘脈沖到來后觸發(fā)器的狀態(tài)CP高電平時觸發(fā)器狀態(tài)由R、S確定CPSRQn+10××Qn100Qn10101101111不定11SD&G1&G2RDQQ&G3&G4SRCP電平觸發(fā)113鐘控R－S觸發(fā)器的邏輯符號SDRDQQSRCP114例：畫出鐘控R－S

觸發(fā)器的輸出波形。設(shè)觸發(fā)器初始狀態(tài)為0。QRSC空翻邊沿觸發(fā)器可以解決空翻問題。115SDRDQQJKC>7.4.2J-K觸發(fā)器

J－K觸發(fā)器邏輯狀態(tài)表邏輯符號JKQn+1說明00110101Qn01Qn輸出狀態(tài)不變同J端狀態(tài)同J端狀態(tài)輸出狀態(tài)翻轉(zhuǎn)方框內(nèi)的“>”表示邊沿觸發(fā)，邊框外的“ο”表示下降沿觸發(fā)116例：已知一下降沿觸發(fā)J-K觸發(fā)器，J、K及CP波形如圖所示。設(shè)觸發(fā)器初始狀態(tài)為0。試畫出輸出端Q的波形。CPJKQ7.4.3D觸發(fā)器DQn+1說明0101輸出狀態(tài)與D端相同117SDRDQQDC>D觸發(fā)器狀態(tài)表上升沿觸發(fā)邏輯符號118例：分析圖示電路的邏輯功能，并畫出Q端的波形。設(shè)觸發(fā)器初始狀態(tài)為0。SDRDQQDC>CP該電路的功能為來一個CP脈沖，Q端狀態(tài)翻轉(zhuǎn)一次，具有計數(shù)功能。119例：分析圖示電路的邏輯功能。SDRDQQJKC>TJKQn+100110101Qn01QnTQn+101QnQnT觸發(fā)器7.4.4觸發(fā)器應(yīng)用舉例120機械按鈕開關(guān)在按下和釋放時，通常伴隨著一定時間的觸點抖動，接著才能穩(wěn)定下來。在觸點抖動期間，檢測按鍵的通與斷狀態(tài)，可能導(dǎo)致判斷出錯。即一次按下或釋放被錯誤地認為多次操作，這種情況是不允許出現(xiàn)的。消除抖動電路121SDRDQRR接口電路CPU+VCC①②開關(guān)有①打向②SDRDQ0、1多次變換消除抖動電路的接線圖122SDRDQRR接口電路CPU+VCC①②開關(guān)有②

打向①SDRDQ0、1多次變換消除抖動電路的接線圖7.5時序邏輯電路123時序邏輯電路：在任一時刻的輸出信號不僅與當(dāng)時的輸入信號有關(guān)，而且還與電路的原來狀態(tài)有關(guān)。同步時序邏輯電路中，各觸發(fā)器共用同一個時鐘脈沖。在異步時序邏輯電路中，各觸發(fā)器不共用同一個時鐘脈沖。分類：同步時序邏輯電路異步時序邏輯電路因此，時序邏輯電路中必須包含有存儲電路（比如觸發(fā)器）。1247.5.1時序邏輯電路的分析分析一個時序電路，就是根據(jù)已知的時序電路圖，從中找出電路的狀態(tài)在輸入變量和時鐘信號作用下的變化規(guī)律，從而發(fā)現(xiàn)電路邏輯功能。①首先判斷是同步還是異步。②根據(jù)所給電路圖寫出各觸發(fā)器輸入端的邏輯表達式。③根據(jù)各觸發(fā)器輸入端的邏輯表達式和觸發(fā)器的邏輯功能，列寫邏輯狀態(tài)轉(zhuǎn)換表。④確定該時序電路的狀態(tài)變化規(guī)律和邏輯功能。分析步驟如下：125RDQ0J0K0C0>RDQ1J1K1C1>RDQ2J2K2C2>CP懸空＝“1”與門例.分析下圖所示的時序邏輯電路的邏輯功能。各觸發(fā)器接同一時鐘脈沖，此電路為同步時序電路。126RDQ0J0K0C0>RDQ1J1K1C1>RDQ2J2K2C2>CP各觸發(fā)器接同一時鐘脈沖，此電路為同步時序電路。J0=1K0=1J1=Q0K1=Q0J2=Q0Q1K2=Q0Q1127CP現(xiàn)態(tài)輸入端次態(tài)Q2nQ1nQ0nJ2K2J1K1J0K0Q2n＋1Q1n＋1Q0n＋112345678000011110011001101010101000100010001000101010101010101011111111111111111000111100110011010101010狀態(tài)轉(zhuǎn)移表128CPQ0Q1Q2初始狀態(tài)第1個CP下降沿后23456701八個不同的狀態(tài)可記8個脈沖的個數(shù)。能夠?qū)γ}沖的個數(shù)進行計數(shù)的電路稱為計數(shù)器。設(shè)頻率為f頻率為f/2頻率為f/4頻率為f/8129000001010100011101110111綜上分析：此電路為同步八進制加法計數(shù)器狀態(tài)轉(zhuǎn)移圖后一個狀態(tài)是前一個狀態(tài)加1，稱為加法計數(shù)。減1，稱為減法計數(shù)器130例.電路如圖所示。試分析該電路，說明三組彩燈點亮的順序。在初始狀態(tài)，三個觸發(fā)器的Q端均為0。Q0J0K0C0>Q1J1K1C1>Q2J2K2C2>CPQ1≥1J0=Q1

K0=Q2

J1=Q0+Q2

K1=1K2=1131初態(tài)輸入端次態(tài)Q2nQ1nQ0nJ2K2J1K1J0K0Q2n＋1Q1n＋1Q0n＋1010010010100011110101111101011111110010101001100100101000110狀態(tài)轉(zhuǎn)移表三組彩燈點亮的順序：紅燈亮→綠燈亮→黃燈亮→三組燈都亮→三組燈全滅132例.分析下圖所示的時序邏輯電路的邏輯功能。解：①CP同時加到觸發(fā)器F0和F2的時鐘脈沖輸入端，F(xiàn)1的時鐘脈沖輸入端與Q0相連，因而是一個異步計數(shù)器。Q0J0K0C0>Q1J1K1C1>Q2J2K2C2>CPF0F1F2133Q0J0K0C0>Q1J1K1C1>Q2J2K2C2>CPF0F1F21111J2=Q0Q1

134CP初態(tài)輸入端次態(tài)Q2nQ1nQ0nJ2K2J1K1J0K0Q2n＋1Q1n＋1Q0n＋112345000010011001010000101111111111111111111111111000100110010100五進制計數(shù)器狀態(tài)轉(zhuǎn)移表135CP初態(tài)輸入端次態(tài)Q2nQ1nQ0nJ2K2J1K1J0K0Q2n＋1Q1n＋1Q0n＋101234000010011001010000101111111111111111111111111000100110010100510101110101061100111010107111111101000有效狀態(tài)無效狀態(tài)能自啟1367.5.2常用中規(guī)模時序邏輯電路及其應(yīng)用寄存器計數(shù)器1371.寄存器寄存器是數(shù)字測量和數(shù)字控制系統(tǒng)中常用的部件，是計算機的主要部件之一，用來暫時存放數(shù)據(jù)或指令。寄存器分為數(shù)碼寄存器和移位寄存器。138①數(shù)碼寄存器數(shù)碼寄存器具有暫時存放數(shù)碼的功能，根據(jù)需要可以將存放的數(shù)碼隨時取出。CPRQ0D0C>RQ1D1C>RQ2D2C>RQ3D3C>&&&&Q0Q1Q2Q3d0d1d2d3Cr取數(shù)指令輸入端存數(shù)指令輸入端清零指令輸入端待存數(shù)碼輸入端139Q0Q1Q2Q3工作過程RQ0D0C>RQ1D1C>RQ2D2C>RQ3D3C>&&&&0000CPd0d1d2d3Cr(1)觸發(fā)器輸出端清零。以寄存數(shù)碼1010為例講解。140Q0Q1Q2Q3RQ0D0C>RQ1D1C>RQ2D2C>RQ3D3C>&&&&CPd0d1d2d3Cr0101(2)將待存數(shù)碼送至各觸發(fā)器的輸入端。0000141Q0Q1Q2Q3RQ0D0C>RQ1D1C>RQ2D2C>RQ3D3C>&&&&CPd0d1d2d3Cr0101(3)將待存數(shù)碼暫存到寄存器。0000142Q0Q1Q2Q3RQ0D0C>RQ1D1C>RQ2D2C>RQ3D3C>&&&&CPd0d1d2d3Cr0101(3)將待存數(shù)碼暫存到寄存器。0101143Q0Q1Q2Q3RQ0D0C>RQ1D1C>RQ2D2C>RQ3D3C>&&&&CPd0d1d2d3Cr0101(4)將待存數(shù)碼取出。01010101144②移位寄存器移位寄存器不僅能寄存數(shù)碼，而且具有移位功能。在移位脈沖的作用下，寄存器中數(shù)碼的各位依次向左或向右移動。以單向右移移位寄存器為例講解寄存器的工作過程。145Q3Q2Q1Q0RQ3D3C>RQ2D2C>RQ1D1C>RQ0D0C>CPCrDSR并行數(shù)據(jù)輸出端清零端移位脈沖輸入端右移數(shù)據(jù)輸入端146Q0Q1Q2Q3RQ3D3C>RQ2D2C>RQ1D1C>RQ0D0C>CPCrDSR(1)輸出端清零。0000147Q0Q1Q2Q3RQ3D3C>RQ2D2C>RQ1D1C>RQ0D0C>CPCrDSR0000待移數(shù)據(jù)為d0d1d2d3=110011000148Q0Q1Q2Q3RQ3D3C>RQ2D2C>RQ1D1C>RQ0D0C>CPCrDSR100011100待移數(shù)據(jù)為d0d1d2d3=1100149Q0Q1Q2Q3RQ3D3C>RQ2D2C>RQ1D1C>RQ0D0C>CPCrDSR110000110待移數(shù)據(jù)為d0d1d2d3=1100150Q0Q1Q2Q3RQ3D3C>RQ2D2C>RQ1D1C>RQ0D0C>CPCrDSR011000011經(jīng)過四個CP脈沖后，四個數(shù)據(jù)1100移入了移位寄存器。待移數(shù)據(jù)為d0d1d2d3=1100151計數(shù)器能對時鐘脈沖的個數(shù)進行計數(shù)的電路稱作計數(shù)器。分類加法計數(shù)器減法計數(shù)器可逆計數(shù)器(按計數(shù)值增減功能)異步計數(shù)器同步計數(shù)器(按計數(shù)脈沖作用方式)二進制計數(shù)器十進制計數(shù)器

N進制計數(shù)器(按計數(shù)進制)152計數(shù)器可以由JK觸發(fā)器或D觸發(fā)器構(gòu)成，也可以用中規(guī)模集成計數(shù)器構(gòu)成任意進制計數(shù)器。主要學(xué)習(xí)中規(guī)模集成計數(shù)器和利用它構(gòu)成任意進制計數(shù)器的方法。二-五-十進制集成計數(shù)器74LS90四位同步二進制計數(shù)器74LS16115312345678161514131211109CLRCPD0D1D2D3PGNDQ0Q1Q2Q3VCCC0TLD74LS161管腳排列圖邏輯符號CLRCPD0D1D2D3Q0Q1Q2Q3PC0TLD74LS161四位同步二進制計數(shù)器74LS161(1)芯片介紹15474LS161功能表PTCP功能1×0××1×10×1011×11110↑↑×××計數(shù)并行輸入保持保持（CO=0）清零CLRCPD0D1D2D3Q0Q1Q2Q3PC0TLD74LS161155二-五-十進制集成計數(shù)器74LS90管腳排列圖邏輯符號1234567141312111098R01R02NCGNDQ0Q3Q1Q2VCCNC74LS90CP1S92S91CP0Q0Q1Q2Q374LS90CP0CP1S92S91R02R01156

74LS90內(nèi)部含有兩個獨立的計數(shù)電路：一個是模2計數(shù)器(CP0為其時鐘，Q0為其輸出端)，另一個是模5計數(shù)器(CP1為其時鐘，Q3Q2Q1為其輸出端)。74LS90的介紹157框圖CP0Q0CP1Q3Q2Q1101000212001301040115100Q0M2Q3M5Q2Q1R01R02S91S92CP0CP115874LS90功能表輸入輸出功能CP0CP1R01R02S91·S92Q3Q2Q1Q0××1100000異步清零××××11001異步置9↓Q0R01·R02=000000→…→1001計數(shù)Q3↓R01·R02=00Q0Q3Q2Q10000→…→1100計數(shù)159用74LS90構(gòu)成M=10的計數(shù)器有2種可行方案（1）構(gòu)成8421BCD加法計數(shù)器Q0Q1Q2Q374LS90CP0CP1S92S91R02R01CP160狀態(tài)轉(zhuǎn)移表CPQ3Q2Q1Q0對應(yīng)十進制數(shù)10000020001130010240011350100460101570110680111791000810100191100000Q0Q1Q2Q374LS90CP0CP1S92S91R02R01CP161（2）構(gòu)成5421BCD加法計數(shù)器Q0Q1Q2Q374LS90CP0CP1S92S91R02R01CP162狀態(tài)轉(zhuǎn)移表CPQ0Q3Q2Q1對應(yīng)十進制數(shù)10000020001130010240011350100461000571001681010791011810110091100000163如何用模值為N的中規(guī)模計數(shù)器構(gòu)成模值為M的計數(shù)器？N>MN<M164N>M從N進制計數(shù)器的狀態(tài)轉(zhuǎn)移表中跳躍（N-M）個狀態(tài)，從而得到M個狀態(tài)轉(zhuǎn)移的M計數(shù)器。通常利用中規(guī)模集成器件的清零端和置數(shù)控制端進行設(shè)計。①反饋置零法（反饋復(fù)位法）②反饋置數(shù)法165①反饋置零法（反饋復(fù)位法）反饋置零法適用于有清零端的集成計數(shù)器。根據(jù)待設(shè)計的計數(shù)器的模值M，從集成計數(shù)器的輸出端引出狀態(tài)反饋去控制其置零端，停止當(dāng)前計數(shù)并清零，以實現(xiàn)計數(shù)值從0到M-1的M進制計數(shù)器。166例：用74LS90構(gòu)成七進制計數(shù)器。解首先將74LS90接成8421BCD碼十進制計數(shù)器。Q0Q1Q2Q374LS90CP0CP1S92S91R02R01Q3Q2Q1Q00000000100100011010001010110011110001001異步清零167CP12345678Q0Q1Q2Q3000000010010001101000101011000000001R01

·R020111168Q0Q1Q2Q374LS90CP0CP1S92S91R02R01Q3Q2Q1Q00000000100100011010001010110011110001001循環(huán)狀態(tài)出現(xiàn)此狀態(tài)使R01·R01=1，計數(shù)器清零。&169用74LS90構(gòu)成九進制計數(shù)器。寫出循環(huán)狀態(tài)解0000→0001→0010→0011→0100→0101→0110→0111→1000→（1001）Q0Q1Q2Q374LS90CP0CP1S92S91R02R01&確定控制清零端有效的輸出狀態(tài)1001170例：用74LS161構(gòu)成七進制計數(shù)器。0000→0001→0010→0011→0100→0101→0110→（0111）解寫出循環(huán)狀態(tài)確定控制清零端有效的輸出狀態(tài)0111CLRCPD0D1D2D3Q0Q1Q2Q3PC0TLD74LS161111&171結(jié)論用反饋置零的方法實現(xiàn)模值M的計數(shù)器控制清零端有效的輸出狀態(tài)為M若清零端高電平有效（如74LS90）采用與邏輯反饋，將與門的輸出接到直接復(fù)位端。若清零端低電平有效（如74LS161）采用與非邏輯反饋，將與非門的輸出接到直接復(fù)位端。172②反饋置數(shù)法反饋置數(shù)法適用于具有預(yù)置數(shù)功能的集成計數(shù)器。CLRCPD0D1D2D3Q0Q1Q2Q3PC0TLD74LS161111d0d1d2d3LD＝0CP↑d0d1d2d3173例:用74LS161構(gòu)成七進制計數(shù)器。Q0Q1Q2Q3000000010010001101000101011000000001LDCP12345678174CLRCPD0D1D2D3Q0Q1Q2Q3PC0TLD74LS161111