集成電路制造工藝流程

集成電路制造工藝流程2024/3/21第1頁，課件共61頁，創(chuàng)作于2023年2月1.無生產(chǎn)線集成電路設(shè)計(jì)技術(shù)隨著集成電路發(fā)展的過程，其發(fā)展的總趨勢是革新工藝、提高集成度和速度。設(shè)計(jì)工作由有生產(chǎn)線集成電路設(shè)計(jì)到無生產(chǎn)線集成電路設(shè)計(jì)的發(fā)展過程。無生產(chǎn)線（Fabless）集成電路設(shè)計(jì)公司。如美國有200多家、臺灣有100多家這樣的設(shè)計(jì)公司。

引言2024/3/212第2頁，課件共61頁，創(chuàng)作于2023年2月2.代客戶加工（代工）方式芯片設(shè)計(jì)單位和工藝制造單位的分離，即芯片設(shè)計(jì)單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實(shí)現(xiàn)，即代客戶加工（簡稱代工）方式。代工方式已成為集成電路技術(shù)發(fā)展的一個(gè)重要特征。

引言2024/3/213第3頁，課件共61頁，創(chuàng)作于2023年2月3.PDK文件首先，代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計(jì)文件PDK（PocessDesignKits)通過因特網(wǎng)傳送給設(shè)計(jì)單位。PDK文件包括：工藝電路模擬用的器件的SPICE（SimulationProgramwithICEmphasis）參數(shù)，版圖設(shè)計(jì)用的層次定義，設(shè)計(jì)規(guī)則，晶體管、電阻、電容等元件和通孔（VIA）、焊盤等基本結(jié)構(gòu)的版圖，與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)規(guī)則檢查（DRC）、參數(shù)提取（EXT）和版圖電路對照（LVS）用的文件。

引言2024/3/214第4頁，課件共61頁，創(chuàng)作于2023年2月4.電路設(shè)計(jì)和電路仿真設(shè)計(jì)單位根據(jù)研究項(xiàng)目提出的技術(shù)指標(biāo)，在自己掌握的電路與系統(tǒng)知識的基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進(jìn)行電路設(shè)計(jì)、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對照LVS，最終生成通常稱之為GDS-Ⅱ格式的版圖文件。再通過因特網(wǎng)傳送到代工單位。

引言2024/3/215第5頁，課件共61頁，創(chuàng)作于2023年2月5.掩模與流片代工單位根據(jù)設(shè)計(jì)單位提供的GDS-Ⅱ格式的版圖數(shù)據(jù)，首先制作掩模（Mask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩模上。一張掩模一方面對應(yīng)于版圖設(shè)計(jì)中的一層的圖形，另一方面對應(yīng)于芯片制作中的一道或多道工藝。在一張張掩模的參與下，工藝工程師完成芯片的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有序的固化到芯片上。這一過程通常簡稱為“流片”。

引言2024/3/216第6頁，課件共61頁，創(chuàng)作于2023年2月代工（Foundry）廠家很多，如：無錫上華（0.6/0.5mCOS和4mBiCMOS工藝)上海先進(jìn)半導(dǎo)體公司(1mCOS工藝)首鋼NEC(1.2/0.18mCOS工藝)上海華虹NEC(0.35mCOS工藝)上海中芯國際(8英寸晶圓0.25/0.18mCOS工藝)

引言6.代工工藝2024/3/217第7頁，課件共61頁，創(chuàng)作于2023年2月8代工（Foundry）廠家很多，如：宏力8英寸晶圓0.25/0.18mCMOS工藝華虹NEC8英寸晶圓0.25mCMOS工藝臺積電(TSMC)在松江籌建8英寸晶圓0.18mCMOS工藝聯(lián)華(UMC)在蘇州籌建8英寸晶圓0.18mCMOS工藝等等。

引言6.代工工藝2024/3/21第8頁，課件共61頁，創(chuàng)作于2023年2月7.境外代工廠家一覽表2024/3/219第9頁，課件共61頁，創(chuàng)作于2023年2月F&F(FablessandFoundry)模式工業(yè)發(fā)達(dá)國家通過組織無生產(chǎn)線IC設(shè)計(jì)的芯片計(jì)劃來促進(jìn)集成電路設(shè)計(jì)的專業(yè)發(fā)展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開發(fā)，而取得成效。這種芯片工程通常由大學(xué)或研究所作為龍頭單位負(fù)責(zé)人員培訓(xùn)、技術(shù)指導(dǎo)、版圖匯總、組織芯片的工藝實(shí)現(xiàn)，性能測試和封裝。大學(xué)教師、研究生、研究機(jī)構(gòu)、中小企業(yè)作為工程受益群體，自愿參加，并付一定費(fèi)用。

引言8.芯片工程與多項(xiàng)目晶圓計(jì)劃2024/3/2110第10頁，課件共61頁，創(chuàng)作于2023年2月118.芯片工程與多項(xiàng)目晶圓計(jì)劃RelationofF&F(無生產(chǎn)線與代工的關(guān)系)2024/3/21第11頁，課件共61頁，創(chuàng)作于2023年2月多項(xiàng)目晶圓MPW（multi-projectwafer)技術(shù)服務(wù)是一種國際科研和大學(xué)計(jì)劃的流行方式。MPW技術(shù)把幾到幾十種工藝上兼容的芯片拼裝到一個(gè)宏芯片（Macro-Chip）上然后以步進(jìn)的方式排列到一到多個(gè)晶圓上，制版和硅片加工費(fèi)用由幾十種芯片分擔(dān)，極大地降低芯片研制成本，在一個(gè)晶圓上可以通過變換版圖數(shù)據(jù)交替布置多種宏芯片。

引言8.芯片工程與多項(xiàng)目晶圓計(jì)劃2024/3/2112第12頁，課件共61頁，創(chuàng)作于2023年2月代工單位與其他單位關(guān)系圖2024/3/2113第13頁，課件共61頁，創(chuàng)作于2023年2月集成電路制造工藝分類1.雙極型工藝（bipolar）2.MOS工藝3.BiMOS工藝2024/3/2114第14頁，課件共61頁，創(chuàng)作于2023年2月§1-1

雙極集成電路典型的

PN結(jié)隔離工藝2024/3/2115第15頁，課件共61頁，創(chuàng)作于2023年2月

思考題1.需要幾塊光刻掩膜版(mask)?2.每塊掩膜版的作用是什么？3.器件之間是如何隔離的？4.器件的電極是如何引出的？5.埋層的作用？2024/3/2116第16頁，課件共61頁，創(chuàng)作于2023年2月

雙極集成電路的基本制造工藝，可以粗略的分為兩類：一類為在元器件間要做隔離區(qū)。隔離的方法有多種，如PN結(jié)隔離，全介質(zhì)隔離及PN結(jié)-介質(zhì)混合隔離等。另一類為器件間的自然隔離。典型PN結(jié)隔離工藝是實(shí)現(xiàn)集成電路制造的最原始工藝，迄今為止產(chǎn)生的各種雙極型集成電路制造工藝都是在此工藝基礎(chǔ)上改進(jìn)而來的。2024/3/2117第17頁，課件共61頁，創(chuàng)作于2023年2月1.1.1典型PN結(jié)隔離工藝流程埋層光刻襯底準(zhǔn)備氧化埋層擴(kuò)散生長外延隔離光刻基區(qū)光刻基區(qū)擴(kuò)散、再分布（氧化）隔離擴(kuò)散、推進(jìn)(氧化)發(fā)射區(qū)光刻發(fā)射區(qū)擴(kuò)散、氧化引線孔光刻淀積金屬光刻壓焊點(diǎn)氧化合金化及后工序反刻金屬淀積鈍化層2024/3/21第18頁，課件共61頁，創(chuàng)作于2023年2月1.1.1工藝流程P-Sub襯底準(zhǔn)備（P型）

光刻n+埋層區(qū)

氧化

n+埋層區(qū)注入

清潔表面2024/3/2119第19頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.1.1工藝流程（續(xù)1）

生長n-外延

隔離氧化

光刻p+隔離區(qū)

p+隔離注入

p+隔離推進(jìn)N+N+N-N-2024/3/2120第20頁，課件共61頁，創(chuàng)作于2023年2月1.1.1工藝流程（續(xù)2）

光刻硼擴(kuò)散區(qū)P-SubN+N+N-N-P+P+P+

硼擴(kuò)散

氧化2024/3/2121第21頁，課件共61頁，創(chuàng)作于2023年2月1.1.1工藝流程（續(xù)3）

光刻磷擴(kuò)散區(qū)

磷擴(kuò)散

氧化P-SubN+N+N-N-P+P+P+PP2024/3/2122第22頁，課件共61頁，創(chuàng)作于2023年2月1.1.1工藝流程（續(xù)4）

光刻引線孔

清潔表面P-SubN+N+N-N-P+P+P+PP2024/3/2123第23頁，課件共61頁，創(chuàng)作于2023年2月1.1.1工藝流程（續(xù)5）

蒸鍍金屬

反刻金屬P-SubN+N+N-N-P+P+P+PP2024/3/2124第24頁，課件共61頁，創(chuàng)作于2023年2月1.1.1工藝流程（續(xù)6）

鈍化P-SubN+N+N-N-P+P+P+PP

光刻鈍化窗口

后工序2024/3/2125第25頁，課件共61頁，創(chuàng)作于2023年2月1.1.2光刻掩膜版匯總埋層區(qū)

隔離墻

硼擴(kuò)區(qū)

磷擴(kuò)區(qū)

引線孔

金屬連線

鈍化窗口GNDViVoVDDTR2024/3/2126第26頁，課件共61頁，創(chuàng)作于2023年2月1.1.3外延層電極的引出歐姆接觸電極：金屬與參雜濃度較低的外延層相接觸易形成整流接觸（金半接觸勢壘二極管）。因此，外延層電極引出處應(yīng)增加濃擴(kuò)散。BP-SubSiO2光刻膠N+埋層N–-epiP+P+P+SiO2N–-epiPPN+N+N+鈍化層N+CECEBB2024/3/2127第27頁，課件共61頁，創(chuàng)作于2023年2月1.1.4埋層的作用1.減小串聯(lián)電阻（集成電路中的各個(gè)電極均從上表面引出，外延層電阻率較大且路徑較長。BP-SubSiO2光刻膠N+埋層N–-epiP+P+P+SiO2N–-epiPPN+N+N+鈍化層N+CECEBB2.減小寄生pnp晶體管的影響（第二章介紹）2024/3/2128第28頁，課件共61頁，創(chuàng)作于2023年2月1.1.5隔離的實(shí)現(xiàn)1.P+隔離擴(kuò)散要擴(kuò)穿外延層，與p型襯底連通。因此，將n型外延層分割成若干個(gè)“島”。2.P+隔離接電路最低電位，使“島”與“島”之間形成兩個(gè)背靠背的反偏二極管。N+N+N--epiPN--epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻膠N+埋層N–-epiSiO2P+P+P+SiO2N–-epiPPN+N+N+N+CECEBB鈍化層2024/3/2129第29頁，課件共61頁，創(chuàng)作于2023年2月1.1.6練習(xí)1描述PN結(jié)隔離雙極工藝的流程及光刻掩膜版的作用；

2

說明埋層的作用。2024/3/2130第30頁，課件共61頁，創(chuàng)作于2023年2月§1.2

N阱硅柵CMOS集成電路制造工藝2024/3/2131第31頁，課件共61頁，創(chuàng)作于2023年2月

思考題1.需要幾塊光刻掩膜版？各自的作用是什么？2.什么是局部氧化（LOCOS)？

（LocalOxidationofSilicon)3.什么是硅柵自對準(zhǔn)(SelfAligned)？4.N阱的作用是什么？5.NMOS和PMOS的源漏如何形成的？2024/3/2132第32頁，課件共61頁，創(chuàng)作于2023年2月2024/3/2133第33頁，課件共61頁，創(chuàng)作于2023年2月342024/3/21第34頁，課件共61頁，創(chuàng)作于2023年2月1.2.1N阱硅柵CMOS工藝主要流程

（參考P阱硅柵CMOS工藝流程）場區(qū)光刻襯底準(zhǔn)備生長SiO2和Si3N4N阱光刻、注入、推進(jìn)生長SiO2和Si3N4N管場區(qū)光刻、注入閾值電壓調(diào)整區(qū)光刻、注入清潔有源區(qū)表面、長柵氧場區(qū)氧化(局部氧化)多晶淀積、參雜、光刻N(yùn)管LDD光刻、注入P+有源區(qū)光刻、注入P管LDD光刻、注入N+有源區(qū)光刻、注入BPSG淀積接觸孔光刻N(yùn)+接觸孔光刻、注入淀積金屬1、反刻淀積絕緣介質(zhì)通孔孔光刻淀積金屬2、反刻淀積鈍化層、光刻側(cè)墻氧化物淀積、側(cè)墻腐蝕2024/3/21第35頁，課件共61頁，創(chuàng)作于2023年2月1.2.2N阱硅柵CMOS工藝主要流程

1.襯底準(zhǔn)備P+/P外延片P型單晶片2024/3/2136第36頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.2.2N阱硅柵CMOS工藝主要流程

2.氧化、光刻N(yùn)-阱(nwell)2024/3/2137第37頁，課件共61頁，創(chuàng)作于2023年2月N阱P-Sub1.2.2N阱硅柵CMOS工藝主要流程

3.N-阱注入，N-阱推進(jìn),退火，清潔表面2024/3/2138第38頁，課件共61頁，創(chuàng)作于2023年2月P-SubN阱1.2.2N阱硅柵CMOS工藝主要流程

4.長薄氧、長氮化硅、光刻場區(qū)(active反版)2024/3/2139第39頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.2.2N阱硅柵CMOS工藝主要流程

5.場區(qū)氧化（LOCOS）,清潔表面

(場區(qū)氧化前可做N管場區(qū)注入和P管場區(qū)注入）2024/3/2140第40頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.2.2N阱硅柵CMOS工藝主要流程

6.柵氧化,淀積多晶硅，反刻多晶（polysilicon—poly)2024/3/2141第41頁，課件共61頁，創(chuàng)作于2023年2月P-SubP-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

7.P+active注入（Pplus）（

硅柵自對準(zhǔn)）2024/3/2142第42頁，課件共61頁，創(chuàng)作于2023年2月P-SubP-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

8.

N+active注入（Nplus—Pplus反版）

（

硅柵自對準(zhǔn)）2024/3/2143第43頁，課件共61頁，創(chuàng)作于2023年2月P-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

9.淀積BPSG，光刻接觸孔(contact)，回流2024/3/2144第44頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.2.2N阱硅柵CMOS工藝主要流程

10.蒸鍍金屬1，反刻金屬1（metal1)2024/3/2145第45頁，課件共61頁，創(chuàng)作于2023年2月P-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

11.絕緣介質(zhì)淀積，平整化，光刻通孔(via)2024/3/2146第46頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.2.2N阱硅柵CMOS工藝主要流程

12.蒸鍍金屬2，反刻金屬2（metal2)2024/3/2147第47頁，課件共61頁，創(chuàng)作于2023年2月P-Sub1.2.2N阱硅柵CMOS工藝主要流程

13.鈍化層淀積，平整化，光刻鈍化窗孔(pad)2024/3/2148第48頁，課件共61頁，創(chuàng)作于2023年2月1.2.3N阱硅柵CMOS工藝

光刻掩膜版匯總簡圖N阱

有源區(qū)

多晶

Pplus

Nplus

接觸孔

金屬1

通孔

金屬2

PAD2024/3/2149第49頁，課件共61頁，創(chuàng)作于2023年2月1.2.4局部氧化的作用2.減緩表面臺階3.減小表面漏電流P-SubN-阱1.提高場區(qū)閾值電壓2024/3/2150第50頁，課件共61頁，創(chuàng)作于2023年2月1.2.5

硅柵自對準(zhǔn)的作用

在硅柵形成后，利用硅柵的遮蔽作用來形成MOS管的溝道區(qū)，使MOS管的溝道尺寸更精確，寄生電容更小。P-SubN-阱2024/3/2151第51頁，課件共61頁，創(chuàng)作于2023年2月1.2.6MOS管襯底電極的引出NMOS管和PMOS管的襯底電極都從上表面引出，由于P-Sub和N阱的參雜濃度都較低，為了避免整流接觸，電極引出處必須有濃參雜區(qū)。P-SubN-阱2024/3/2152第52頁，課件共61頁，創(chuàng)作于2023年2月1.2.7LDD注入

在P+（N+）有源區(qū)注入前可以進(jìn)行LDD注入，以便減小短溝道效應(yīng)和熱載流子效應(yīng)。

用Pplus版光刻后進(jìn)行PMOS管LDD注入，用Nplus版光刻后進(jìn)行NMOS管LDD注入，都是以光刻膠膜作為注入遮蔽膜。

LDD注入之后，先制作側(cè)墻，然后再進(jìn)行P+（N+）有源區(qū)光刻、注入。

2024/3/21第53頁，課件共61頁，創(chuàng)作于2023年2月1.2.8接觸孔摻雜

為了改善有源區(qū)接觸孔特性，在光刻接觸孔之后、回流之前，

用Nplus版光刻，對接觸孔進(jìn)行N+注入用Pplus版光刻，對接觸孔進(jìn)行P+注入2024/3/21第54頁，課件共61頁，創(chuàng)作于2023年2月1.2.9其它MOS工藝簡介雙層多晶：易做多晶電容、多晶電阻、疊柵MOS器件，適合CMOS數(shù)/模混合電路、EEPROM等多層金屬：便于布線，連線短，連線占面積小，適合大規(guī)模、高速CMOS電路P阱CMOS