《計(jì)算機(jī)電路基礎(chǔ)（第3版）》 課件 第10、11章 存儲(chǔ)器和可編程邏輯器件、數(shù)模和模數(shù)轉(zhuǎn)換電路

第10章存儲(chǔ)器和可編程邏輯器件10.1存儲(chǔ)器概述10.2存儲(chǔ)器及其應(yīng)用10.3可編程邏輯器件PLD10.1概述

10.1.1存儲(chǔ)器1．存儲(chǔ)容量衡量存儲(chǔ)容量的單位有位（b）和字節(jié)（B），其關(guān)系是1B=8b。其中字節(jié)（B）更為常用，此外還有千字節(jié)（KB）、兆字節(jié)（MB）和吉字節(jié)（GB），它們之間的關(guān)系是

1KB=210B=1024B1MB=220B=l024KB=l048576B1GB=230B=1024MB=l048576KB=1073741824B

存儲(chǔ)器的最大容量可以由存儲(chǔ)器地址碼的位數(shù)確定，若地址碼位數(shù)為n，即可以產(chǎn)生2n個(gè)不同的地址碼，那么存儲(chǔ)器的最大容量為2nB。一般來說，存儲(chǔ)器容量越大，允許存放的程序和數(shù)據(jù)就越多，就越利于提高計(jì)算機(jī)的處理能力。2．存取時(shí)間信息存入存儲(chǔ)器的操作稱為寫操作，信息從存儲(chǔ)器取出的操作稱為讀操作。存取時(shí)間是描述存儲(chǔ)器讀/寫速度的重要參數(shù)，通常用TA來表示。讀/寫周期是指存儲(chǔ)器完成一次存取操作所需的時(shí)間，即存儲(chǔ)器進(jìn)行兩次連續(xù)獨(dú)立的操作（讀/寫）所需的時(shí)間（讀/寫操作時(shí)間）。通常也稱為存儲(chǔ)周期，用TM表示。3．可靠性存儲(chǔ)器的可靠性是指在規(guī)定的時(shí)間內(nèi)存儲(chǔ)器無故障工作的情況，一般用平均無故障時(shí)間衡量。平均無故障時(shí)間（MTBF）越長(zhǎng)，表示存儲(chǔ)器的可靠性越好。4．性能/價(jià)格比性能/價(jià)格比，簡(jiǎn)稱性價(jià)比，是衡量存儲(chǔ)器的綜合性指標(biāo)。

10.1.2可編程邏輯器件

一個(gè)邏輯系統(tǒng)可以由標(biāo)準(zhǔn)邏輯電路組成，利用各種功能的集成芯片組合出需要的邏輯電路。用這種方法組成的邏輯系統(tǒng)，需要大量的邏輯芯片，設(shè)計(jì)煩瑣且設(shè)計(jì)周期長(zhǎng)，難以最優(yōu)化設(shè)計(jì)?？删幊踢壿嬈骷某霈F(xiàn)，使設(shè)計(jì)觀念發(fā)生了改變，設(shè)計(jì)工作變得非常容易，因此得到迅速發(fā)展和應(yīng)用。專用的邏輯集成電路有可編程邏輯器件PLD、門陣列邏輯電路GAL、現(xiàn)場(chǎng)可編程門陣列邏輯電路FPGA、標(biāo)準(zhǔn)單元邏輯電路SCL等。10.2存儲(chǔ)器及其應(yīng)用

10.2.1隨機(jī)存取存儲(chǔ)器RAM

特點(diǎn)簡(jiǎn)介：隨機(jī)存取存儲(chǔ)器RAM又稱為讀/寫存儲(chǔ)器，在計(jì)算機(jī)中是不可缺少的部分。RAM在電路正常工作時(shí)可以隨時(shí)讀出數(shù)據(jù)，也可以隨時(shí)改寫數(shù)據(jù)，但停電后數(shù)據(jù)丟失。因此RAM的特點(diǎn)是使用靈活方便，但數(shù)據(jù)易丟失。它適用于需要對(duì)數(shù)據(jù)隨時(shí)更新的場(chǎng)合，如用于存放計(jì)算機(jī)中各種現(xiàn)場(chǎng)的輸入、輸出數(shù)據(jù)，中間結(jié)果以及與外存交換信息等。

分類：根據(jù)工作原理的不同，RAM又分為靜態(tài)隨機(jī)存儲(chǔ)器SRAM（StaticRAM）和動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM（DynamicRAM）兩大類。它們的基本電路結(jié)構(gòu)相同，差別僅在存儲(chǔ)電路的構(gòu)成。

SRAM的存儲(chǔ)電路以雙穩(wěn)態(tài)觸發(fā)器為基礎(chǔ)，狀態(tài)穩(wěn)定，只要不掉電，信息就不會(huì)丟失，其優(yōu)點(diǎn)是不需刷新（即每隔一定時(shí)間重寫一次原信息），缺點(diǎn)是集成度低；DRAM的存儲(chǔ)電路以電容為基礎(chǔ)，電路簡(jiǎn)單，集成度高，但也存在問題，電容中電荷由于漏電會(huì)逐漸丟失，因此DRAM需定時(shí)刷新。下面以SRAM為例介紹RAM的基本結(jié)構(gòu)和工作原理。1．RAM的基本結(jié)構(gòu)及工作原理結(jié)構(gòu)：隨機(jī)存取存儲(chǔ)器RAM的結(jié)構(gòu)框圖如圖10-1所示，主要由存儲(chǔ)矩陣、地址譯碼器和讀/寫控制電路三部分組成。存儲(chǔ)矩陣是整個(gè)電路的核心，它由許多存儲(chǔ)單元排列而成。地址譯碼器根據(jù)輸入地址碼選擇要訪問的存儲(chǔ)單元，通過讀/寫控制電路對(duì)其進(jìn)行讀/寫操作。

圖10-1RAM的結(jié)構(gòu)框圖

工作原理：地址譯碼器一般都分成行譯碼器和列譯碼器兩部分。行地址譯碼器將輸入地址代碼的若干位譯成某一根字線的輸出高、低電平信號(hào)，從存儲(chǔ)矩陣中選中一行存儲(chǔ)單元；列地址譯碼器將輸入地址代碼的其余幾位譯成某一根輸出線上的高、低電平信號(hào)，從字線選中的一行存儲(chǔ)單元中再選一位（或幾位），使這些被選中的單元與讀/寫控制電路、輸入/輸出端接通，以便對(duì)這些單元進(jìn)行讀、寫操作。

圖10-1RAM的結(jié)構(gòu)框圖讀/寫控制電路用于控制電路的工作狀態(tài)。當(dāng)讀/寫控制信號(hào)=1時(shí)，執(zhí)行讀操作，將存儲(chǔ)單元里的數(shù)據(jù)送到輸入/輸出端上；當(dāng)讀/寫控制信號(hào)=0時(shí)，執(zhí)行寫操作，加到輸入/輸出端上的數(shù)據(jù)被寫入存儲(chǔ)單元中。2．RAM存儲(chǔ)容量的擴(kuò)展從前面的分析可知，若一片RAM的地址線根數(shù)為n，數(shù)據(jù)線根數(shù)為m，則在這片RAM中可以確定的字?jǐn)?shù)（存儲(chǔ)單元的個(gè)數(shù)）為2n，該片的存儲(chǔ)容量為2n×m（位）。單片RAM的容量是有限的，對(duì)于一個(gè)大容量的存儲(chǔ)系統(tǒng)，則可將若干片RAM組合在一起擴(kuò)展而成。擴(kuò)展容量的方法分為位擴(kuò)展和字?jǐn)U展兩種。

（1）位擴(kuò)展位擴(kuò)展是指增加存儲(chǔ)字長(zhǎng)，或者說增加數(shù)據(jù)位數(shù)。以2114靜態(tài)RAM為例，1片2114的存儲(chǔ)容量為1K×4位，則2片2114即可組成1K×8位的存儲(chǔ)器，如圖10-2所示。圖10-2中2片2114的地址線A9～A0、、都分別連在一起，其中一片的數(shù)據(jù)線作為高4位D7～D4，另一片的數(shù)據(jù)線作為低4位D3～D0。這樣便構(gòu)成了一個(gè)1K×8位的存儲(chǔ)器。圖10-2由兩片1K×4位的芯片組成1K×8位的存儲(chǔ)器

（2）字?jǐn)U展

字?jǐn)U展是指增加存儲(chǔ)器字的數(shù)量，或者增加RAM內(nèi)存儲(chǔ)單元的個(gè)數(shù)。例如用2片1K×8位的存儲(chǔ)芯片，可組成一個(gè)2K×8位的存儲(chǔ)器，即存儲(chǔ)器字?jǐn)?shù)增加了一倍，如圖10-3所示。圖10-4中，將A10用作片選信號(hào)。由于存儲(chǔ)芯片的片選輸入端要求低電平有效，因此當(dāng)A10為低電平0時(shí)，有效，選中左邊的1K×8位芯片；當(dāng)A10為高電平1時(shí)，經(jīng)反相器反相后有效，選中右邊的1K×8位芯片。圖10-3由兩片1K×8位的芯片組成2K×8位的存儲(chǔ)器

（3）字、位擴(kuò)展

字、位擴(kuò)展是指既增加存儲(chǔ)字的數(shù)量，又增加存儲(chǔ)字長(zhǎng)。如圖10-4所示為用8片1K×4位的RAM芯片組成4K×8位的存儲(chǔ)器。

圖10-4由8片1K×4位的芯片組成4K×8位的存儲(chǔ)器

10.2.2只讀存儲(chǔ)器ROM

通常把使用時(shí)只讀出不寫入的存儲(chǔ)器稱為只讀存儲(chǔ)器（ROM）。ROM中的信息一旦寫入就不能進(jìn)行修改，其信息在斷電后仍然保留。1．ROM的結(jié)構(gòu)及工作原理一般的ROM是掩模ROM。這類ROM由生產(chǎn)廠家做成，用戶不能修改。ROM是由存儲(chǔ)陣列、地址譯碼器、讀出電路三部分構(gòu)成，其結(jié)構(gòu)框圖如圖10-5所示。圖10-5ROM的結(jié)構(gòu)框圖

2．可編程ROM（PROM-ProgrammableROM）在實(shí)際使用過程中，用戶希望根據(jù)自己的需要填寫ROM的內(nèi)容，因此產(chǎn)生了可編程ROM（以下簡(jiǎn)稱PROM）。PROM與一般ROM的主要區(qū)別是，PROM在出廠時(shí)其內(nèi)容均為0或l，用戶在使用時(shí)，按照自己的需要，將程序和數(shù)據(jù)利用工具（用光或電的方法）寫入PROM中，一次寫入后不可修改。PROM相當(dāng)于由用戶完成ROM生產(chǎn)中的最后一道工序向ROM中寫入編碼，但在工作狀態(tài)下，仍然只能對(duì)其進(jìn)行讀操作。3．可改寫ROM

為了適應(yīng)程序調(diào)試的要求，針對(duì)一般PROM的不可修改特性，設(shè)計(jì)出可以多次擦寫的可編程ROM（ErasableProgrammableROM，EPROM），其特點(diǎn)是可以根據(jù)用戶的要求用工具擦去ROM中存儲(chǔ)的原有內(nèi)容，重新寫入新的編碼。擦除和寫入可以多次進(jìn)行。同其他ROM一樣，其中保存的信息不會(huì)因斷電而丟失。

早期的EPROM是利用紫外線擦除，目前最常用的EPROM是通過電氣方法擦除其中的已有內(nèi)容，通常稱為電可擦除可編程ROM（ElectricallyEPROM，EEPROM），擦除時(shí)間短且工作可靠是其最突出的特點(diǎn)，已逐漸替代了EPROM。

【例10-1】試用PROM實(shí)現(xiàn)4位二進(jìn)制碼到Gray碼的轉(zhuǎn)換。

解：4位二進(jìn)制碼到Gray碼的碼組轉(zhuǎn)換真值表見表10-1。表10-14位二進(jìn)制碼到Gray碼轉(zhuǎn)換真值表

若將4位二進(jìn)制碼轉(zhuǎn)換為Gray碼，則A3～A0為4個(gè)輸入變量，D3～D0為4個(gè)輸出函數(shù)。很顯然PROM的容量至少應(yīng)為16×4位，由真值表可得PROM的陣列圖如圖10-6所示。圖10-64位二進(jìn)制碼轉(zhuǎn)換為Gray碼的PROM陣列圖10.3可編程邏輯器件PLD

隨著集成電路和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字系統(tǒng)經(jīng)歷了分立元件、小規(guī)模集成SSI（SmallScaleIntegration）、中規(guī)模集成MSI（MediumScaleIntegration）、大規(guī)模集成LSI（LargeScaleIntegration）到VLSI（VeryLargeScaleIntegration）的過程。繼中小規(guī)模集成的通用器件之后發(fā)展起來的新器件，專用集成電路ASIC（ApplicationSpecificIntegratedCircuit）是采用LSI和VLSI工藝制造的數(shù)字邏輯器件，它是專門為某一領(lǐng)域或?yàn)閷ｉT用戶而設(shè)計(jì)、制造的集成電路。作為ASIC的一個(gè)分支，可編程邏輯器件PLD（ProgrammableLogicDevice）20世紀(jì)70年代出現(xiàn)，80年代后得到了迅速發(fā)展，它是一種用戶可以配置的器件。設(shè)計(jì)人員可以根據(jù)自己的設(shè)計(jì)需要，利用EDA軟件進(jìn)行設(shè)計(jì)，最后把設(shè)計(jì)結(jié)果下載到PLD芯片上，完成一個(gè)數(shù)字電路或數(shù)字系統(tǒng)集成的設(shè)計(jì)，而不需要芯片制造廠商設(shè)計(jì)、制作專用集成電路芯片。

10.3.1PLD的基本結(jié)構(gòu)

如圖10-7所示是PLD的基本結(jié)構(gòu)示意圖。其主體是由與門和或門構(gòu)成的與陣列和或陣列。為了適應(yīng)各種輸入情況，與陣列的輸入端（包括內(nèi)部反饋信號(hào)的輸入端）都設(shè)置有輸入緩沖電路，從而使輸入信號(hào)有足夠的驅(qū)動(dòng)能力，并產(chǎn)生互補(bǔ)的原變量和反變量。PLD可以由或門陣列直接輸出（組合方式），也可以通過寄存器輸出（時(shí)序方式）。輸出可以是高電平有效，也可以是低電平有效。輸出端一般都采用三態(tài)電路，而且設(shè)置有內(nèi)部通路，可以把輸出信號(hào)反饋到與陣列的輸入端。圖10-7PLD的基本結(jié)構(gòu)示意圖

在繪制中、大規(guī)模集成電路時(shí)，為方便起見，常用如圖10-8中所示的簡(jiǎn)化畫法。如圖10-8（a）所示是輸入緩沖器的畫法。如圖10-8（b）所示是一個(gè)多輸入端與門，豎線為一組輸入信號(hào)，用與橫線相交叉點(diǎn)的狀態(tài)表示相應(yīng)輸入信號(hào)是否接到了該門的輸入端上。交叉點(diǎn)上畫小圓點(diǎn)“·?”者表示連上了并且為硬連接，不能通過編程改變；交叉點(diǎn)上畫叉“×”者表示編程連接，可以通過編程將其斷開；既無小圓點(diǎn)也無叉者表示斷開。圖10-8（c）是多輸入端或門，交叉點(diǎn)狀態(tài)的約定與多輸入端與門相同。

圖10-8門電路的簡(jiǎn)化畫法

10.3.2PLD的分類PLD內(nèi)部通常只有一部分或某些部分是可編程的。根據(jù)可編程情況可分為四類：可編程只讀存儲(chǔ)器PROM、可編程邏輯陣列（ProgrammableLogicArray，PLA）、可編程陣列邏輯（ProgrammableArrayLogic，PAL）和通用陣列邏輯（GenericArrayLogic，GAL）。PROM的或陣列是可編程的，而與陣列是固定的，其陣列結(jié)構(gòu)如圖10-9所示。用PROM只能實(shí)現(xiàn)函數(shù)的標(biāo)準(zhǔn)與或式，故利用率很低。PLA的與陣列和或陣列都是可編程的，其陣列結(jié)構(gòu)如圖10-10所示。PLA可以實(shí)現(xiàn)函數(shù)的最簡(jiǎn)與或式，利用率比PROM高得多。PAL的或陣列固定，與陣列可編程。PAL速度高、價(jià)格低，其輸出電路結(jié)構(gòu)有好幾種形式，可以借助編程器進(jìn)行現(xiàn)場(chǎng)編程，很受用戶歡迎。GAL的陣列結(jié)構(gòu)與PAL相同，但其輸出電路采用了邏輯宏單元結(jié)構(gòu)，用戶可根據(jù)需要對(duì)輸出方式自行組態(tài)，因此功能更強(qiáng)，使用更靈活，應(yīng)用更廣泛。

在四類PLD中，PROM和PLA屬于組合邏輯電路，PAL既有組合電路又有時(shí)序電路，GAL則為時(shí)序電路，當(dāng)然也可用GAL實(shí)現(xiàn)組合函數(shù)。

圖10-9PROM的陣列結(jié)構(gòu)

圖10-10PLA的陣列結(jié)構(gòu)

10.3.3PLD的應(yīng)用1．PLA的應(yīng)用用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，首先需將邏輯函數(shù)化為最簡(jiǎn)與或式，然后畫出PLA的陣列圖。如用PLA實(shí)現(xiàn)下列函數(shù)：

因?yàn)楦鱾€(gè)函數(shù)都是最簡(jiǎn)與或式，由此可畫出PLA的陣列圖，如下圖所示。

用PLA實(shí)現(xiàn)組合邏輯函數(shù)的例子

【補(bǔ)充例題】用PLA實(shí)現(xiàn)例10-1要求的4位二進(jìn)制碼到Gray碼的轉(zhuǎn)換。解：根據(jù)表10-1所給出的碼組轉(zhuǎn)換真值表，將多輸出函數(shù)化簡(jiǎn)后得到最簡(jiǎn)式：

化簡(jiǎn)后的多輸出函數(shù)共有7個(gè)不同的乘積項(xiàng)和4個(gè)輸出，因此編程后的PLA陣列圖如右圖所示。

4位二進(jìn)制碼轉(zhuǎn)換為Gray碼的PLA陣列圖

【補(bǔ)充例題】試用PLA和JK觸發(fā)器實(shí)現(xiàn)2位二進(jìn)制可逆計(jì)數(shù)器。當(dāng)X=0時(shí)，進(jìn)行加法計(jì)數(shù)；當(dāng)X=1時(shí)，進(jìn)行減法計(jì)數(shù)。

解：由題意可畫出2位二進(jìn)制可逆計(jì)數(shù)器的狀態(tài)圖如下圖（a）所示。根據(jù)狀態(tài)圖可求得驅(qū)動(dòng)方程和輸出方程由以上各式可畫出時(shí)序PLA的陣列圖如圖（b）所示。2位二進(jìn)制可逆計(jì)數(shù)器的狀態(tài)圖和陣列圖

2．PAL的應(yīng)用

【例10-2】試用PAL實(shí)現(xiàn)邏輯函數(shù)

解：首先對(duì)已知的邏輯函數(shù)進(jìn)行化簡(jiǎn)得到其最簡(jiǎn)與或式為根據(jù)輸入變量的個(gè)數(shù)，以及每個(gè)邏輯函數(shù)所包含的乘積項(xiàng)的個(gè)數(shù)來選擇合適的PAL器件。實(shí)現(xiàn)邏輯函數(shù)Y1、Y2的PAL陣列圖如圖10-11所示。圖10-11例11-4的PAL陣列圖本章小結(jié)1．存儲(chǔ)器是組成計(jì)算機(jī)的五大部件之一，是計(jì)算機(jī)的記憶設(shè)備?，F(xiàn)代計(jì)算機(jī)將程序和數(shù)據(jù)都存放在存儲(chǔ)器中，運(yùn)算中根據(jù)需要對(duì)這些程序和數(shù)據(jù)進(jìn)行處理。以前計(jì)算機(jī)多用磁芯作為存儲(chǔ)元件，隨著集成電路技術(shù)的發(fā)展，半導(dǎo)體存儲(chǔ)器得到了廣泛使用，在計(jì)算機(jī)系統(tǒng)中，半導(dǎo)體存儲(chǔ)器已完全取代了磁芯存儲(chǔ)器。2．按照不同的工作方式，可以將存儲(chǔ)器分為隨機(jī)存取存儲(chǔ)器（RAM）和只讀存儲(chǔ)器（ROM）等。3．可編程邏輯器件是近年來迅速發(fā)展起來的一種新型邏輯器件，用戶可以通過相應(yīng)的編程器和軟件，對(duì)這種芯片靈活地編寫所需的邏輯程序。有的芯片具有可重復(fù)擦寫、可重復(fù)編程以及可加密的功能，而且體積小、可靠性高、功耗低、可測(cè)試，它的靈活性和通用性使其成為研制和設(shè)計(jì)數(shù)字系統(tǒng)的最理想器件。第11章數(shù)模、模數(shù)轉(zhuǎn)換電路11.1D/A轉(zhuǎn)換器11.2A/D轉(zhuǎn)換器第11章數(shù)模、模數(shù)轉(zhuǎn)換電路

應(yīng)用領(lǐng)域：數(shù)字系統(tǒng)，特別是計(jì)算機(jī)的應(yīng)用范圍越來越廣，它們處理的都是不連續(xù)的0、1數(shù)字信號(hào)，處理后的結(jié)果也是數(shù)字信號(hào)。然而實(shí)際所遇到的許多物理量，如語音、溫度、壓力、流量、亮度、速度等都是在數(shù)值和時(shí)間上連續(xù)變化的模擬量，這些物理量經(jīng)傳感器轉(zhuǎn)換后的電壓或電流也是連續(xù)變化的模擬信號(hào)，這些模擬信號(hào)不能直接送入數(shù)字系統(tǒng)處理，需要把它們先轉(zhuǎn)換成相應(yīng)的數(shù)字信號(hào)，然后才能輸入數(shù)字系統(tǒng)進(jìn)行處理。處理后的數(shù)字信息也必須先轉(zhuǎn)換成電模擬量，送到執(zhí)行元件中才能對(duì)控制對(duì)象實(shí)行實(shí)時(shí)控制，進(jìn)行必要的調(diào)整。這一過程如圖11-1所示。

圖中，A/D轉(zhuǎn)換器簡(jiǎn)稱ADC（AnalogtoDigitalConverter），就是把輸入的模擬量轉(zhuǎn)換成數(shù)字量的接口電路，而D/A轉(zhuǎn)換器簡(jiǎn)稱DAC（DigitaltoAnalogConverter），就是把輸入的數(shù)字量轉(zhuǎn)換成模擬量（電壓或電流）輸出的接口電路。它們都是數(shù)字系統(tǒng)中必不可少的組成部分。

圖11-1典型的數(shù)字控制系統(tǒng)框圖

DAC是先把輸入二進(jìn)制碼的每一位轉(zhuǎn)換成與其成正比的電壓或電流模擬量，然后將這些模擬量相加，即得與輸入的數(shù)字信息成正比的模擬量。輸入到DAC的數(shù)字信息可以是原碼，也可以是反碼或補(bǔ)碼。下圖所示是原碼輸入的三位二進(jìn)制DAC的轉(zhuǎn)換特性，它具體而形象地反映了對(duì)DAC的基本要求。11.1D/A轉(zhuǎn)換器

11.1.1權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器

3位二進(jìn)制輸入時(shí)DAC的轉(zhuǎn)換特性

圖11-2所示是4位權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的原理圖，它由權(quán)電阻網(wǎng)絡(luò)、電子開關(guān)、求和放大器組成。

S3、S2、S1、S0是4個(gè)電子開關(guān)（參見圖12-4），它們的狀態(tài)分別受輸入的數(shù)字信號(hào)代碼d3、d2、d1、d0的取值控制，這里d3是代碼的最高位（MostSignificantBit，MSB），d0是代碼的最低位（LeastSignificantBit，LSB）。代碼為1時(shí)開關(guān)接到參考電壓（也稱為基準(zhǔn)電壓）UREF上，代碼為0時(shí)開關(guān)接地。故di=1時(shí)有支路電流Ii流向求和放大器，di=0時(shí)支路電流為零。

求和放大器是一個(gè)接成負(fù)反饋的運(yùn)算放大器，為了簡(jiǎn)化分析計(jì)算，可以把運(yùn)算放大器近似看成是理想放大器，因此該運(yùn)放工作在線性狀態(tài)，滿足虛短和虛斷的特點(diǎn)。

圖11-2權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器

電路組成：S3、S2、S1、S0是4個(gè)電子開關(guān)，它們的狀態(tài)分別受輸入的數(shù)字信號(hào)代碼d3、d2、d1、d0的取值控制，這里，d3是代碼的最高位（MostSignificantBit，簡(jiǎn)寫為MSB），d0是代碼的最低位（LeastSignificantBit，簡(jiǎn)寫為L(zhǎng)SB）。代碼為1時(shí)開關(guān)接到參考電壓UREF上，代碼為0時(shí)開關(guān)接地。故di=1時(shí)有支路電流Ii流向求和放大器，di=0時(shí)支路電流為零。求和放大器是一個(gè)接成負(fù)反饋的運(yùn)算放大器。當(dāng)同相輸入端的電位u+高于反相輸入端的電位u-時(shí)，輸出端對(duì)地的電壓uo為正；當(dāng)u-高于u+時(shí)，uo為負(fù)。

工作原理：當(dāng)參考電壓UREF經(jīng)電阻網(wǎng)絡(luò)加到u-時(shí)，只要u-稍高于u+

，便在uo產(chǎn)生很負(fù)的輸出電壓。uo經(jīng)反饋電阻RF反饋到u-端使u-降低，其結(jié)果必然使u-≈u+=0。在認(rèn)為運(yùn)算放大器輸入電流為零的條件下可以得到：（11-1）

由于u-≈0，因而各支路電流分別為：

將它們代入式（11-1）并取RF=R/2，則得到：（11-2）

對(duì)于n位的權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器，當(dāng)反饋電阻取R/2時(shí)，輸出電壓的計(jì)算公式可寫成:

式（11-3）表明，輸出的模擬電壓正比于輸入的數(shù)字量Dn，從而實(shí)現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。

當(dāng)Dn=0時(shí)，uo=0，當(dāng)Dn=11…11時(shí)，，故uo的最大變化范圍是0～。

從式（11-3）中還可以看到，在UREF為正電壓時(shí)輸出電壓uo始終為負(fù)值。要想得到正的輸出電壓，可以將UREF取為負(fù)值。（11-3）權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器小結(jié)：優(yōu)點(diǎn)：圖12-3所示權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的優(yōu)點(diǎn)是結(jié)構(gòu)比較簡(jiǎn)單，所用的電阻元件數(shù)很少。

缺點(diǎn)：是各個(gè)電阻的阻值相差較大，尤其在輸入信號(hào)的位數(shù)較多時(shí)，這個(gè)問題就更加突出。要想在極為寬廣的阻值范圍內(nèi)保證每個(gè)電阻都有很高的精度是十分困難的，尤其對(duì)制作集成電路更加不利。

改進(jìn)措施：為了克服權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器中電阻阻值相差太大的缺點(diǎn)，提出一種倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器。1.電路組成

圖11-3所示是一個(gè)3位二進(jìn)制倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的原理電路圖。由圖可見，電阻網(wǎng)絡(luò)中只有R、2R兩種阻值的電阻，這就給集成電路的設(shè)計(jì)和制作帶來了很大的方便。

11.1.2倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器

圖11-3倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器

電路組成：圖中，d2d1d0是輸入的3位二進(jìn)制數(shù)，它們控制著由N溝道增強(qiáng)型MOS管組成的3個(gè)電子開關(guān)S2、S1、S0，R、2R組成倒T型電阻轉(zhuǎn)換網(wǎng)絡(luò)，運(yùn)放完成求和運(yùn)算，uo是輸出模擬電壓，UREF是參考電壓（也叫作基準(zhǔn)電壓）。

S2、S1、S0與d2、d1、d0的對(duì)應(yīng)關(guān)系是：當(dāng)d2=1，即為高電平時(shí)，=0為低電平，S2右邊的MOS導(dǎo)通，左邊MOS管截止，將相應(yīng)的2R電阻接到運(yùn)放的反相輸入端，反之若d2=0，=1，S2右邊MOS管截止，左邊MOS管導(dǎo)通，2R電阻接地。d1、d0對(duì)S1、S0的控制作用與d2對(duì)S2的控制作用相同。一般地說，輸入n位二進(jìn)制數(shù)中第i位di=1時(shí)，Si就把網(wǎng)絡(luò)中相應(yīng)的2R電阻接到求和運(yùn)放的反相輸入端，反之di=0時(shí)，Si則將2R電阻接地。2.工作原理（1）當(dāng)d2d1d0=100時(shí)

倒T型電阻網(wǎng)絡(luò)中，無論是從AA端、BB端還是CC端向左看進(jìn)去，其等效電阻均為R，因此，由參考電壓提供的電流I=UREF/R。圖11-4d2d1d0=100時(shí)的等效電路

（2）當(dāng)d2d1d0=110時(shí)圖11-5所示是d2d1d0=110時(shí)的等效電路，顯然，流入求和電路的電流是I/2+I/4，輸出電壓為：圖11-5d2d1d0=110時(shí)的等效電路

（3）當(dāng)d2d1d0=111時(shí)利用類似方法可求得輸出電壓為：（4）表達(dá)式的一般形式根據(jù)d2d1d0為100、110、111時(shí)的分析結(jié)果，可推論得到uO的一般表達(dá)形式為:

式（11-4）表明，圖11-3所示電路可以將輸入的3位二進(jìn)制數(shù)d2d1d0轉(zhuǎn)換成相應(yīng)的模擬輸出電壓uo。（11-4）

當(dāng)輸入D=dn-1dn-2…d1d0，即為n位二進(jìn)制數(shù)時(shí)，由式（11-4）不難推論出：

式（11-5）中Ku是將二進(jìn)制數(shù)Dn轉(zhuǎn)換成模擬電壓uo的轉(zhuǎn)換比例系數(shù)，也可以看成是D/A轉(zhuǎn)換器中的單位電壓：

單位電壓Ku乘上二進(jìn)制數(shù)D的數(shù)值，所得到的便是輸出模擬電壓uo。

（11-5）（11-6）

衡量D/A轉(zhuǎn)換器性能的參數(shù)主要有分辨率、轉(zhuǎn)換精度和轉(zhuǎn)換速度等。1.分辨率分辨率用于描述D/A轉(zhuǎn)換器對(duì)輸入量微小變化的敏感程度。它是輸入數(shù)字量在只有最低有效位（LSB，LeastSignificantBit）為1（即為00…01）時(shí)的輸出電壓ULSB與輸入數(shù)字量全為1（即為11…11）時(shí)的輸出電壓UM之比。將00…01和11…11代入式（10-5），可得ULSB和UM，因此對(duì)于n位的DAC，其分辨率為分辨率=ULSB/UM=1/（2n–1）例如10位D/A轉(zhuǎn)換器的分辨率為1/（210–1）。如果輸出模擬電壓滿量程為10V，那么10位DAC能夠分辨的最小電壓為10/1023≈0.009775V；而8位D/A轉(zhuǎn)換器能夠分辨的最小電壓為10/255≈0.039215V?？梢娢粩?shù)越高，DAC分辨輸出電壓的能力越強(qiáng)。分辨率表示D/A轉(zhuǎn)換器在理論上可以達(dá)到的精度。

11.1.3D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)

2.轉(zhuǎn)換精度

通常，轉(zhuǎn)換精度用轉(zhuǎn)換誤差和相對(duì)精度來描述。轉(zhuǎn)換誤差是在對(duì)應(yīng)給定的滿刻度數(shù)字量情況下，D/A轉(zhuǎn)換器實(shí)際輸出與理論值之間的誤差。該誤差是由于D/A轉(zhuǎn)換器的增益誤差、零點(diǎn)誤差、線性誤差和噪聲等共同引起的。相對(duì)精度指在滿刻度已校準(zhǔn)的情況下，整個(gè)刻度范圍內(nèi)，對(duì)于任一數(shù)碼的模擬量輸出與其理論值之差。對(duì)于線性的D/A轉(zhuǎn)換器，相對(duì)精度就是非線性度。相對(duì)精度有兩種方法表示，一種是用數(shù)字量最低有效位的位數(shù)LSB表示，另一種是用該偏差的相對(duì)滿刻度值的百分比表示。某DAC精度為±0.1%，滿量程UFS=10V，則該DAC的最大線性誤差電壓：

UE=±0.1%×10V=±10mV對(duì)于n位DAC，精度為±LSB，其最大可能的線性誤差電壓：3.轉(zhuǎn)換速度轉(zhuǎn)換速度由轉(zhuǎn)換時(shí)間決定，轉(zhuǎn)換時(shí)間是指數(shù)據(jù)變化量是滿度值（輸入由全0變?yōu)槿?或全1變?yōu)槿?）時(shí)，達(dá)到終值±2LSB時(shí)所需的時(shí)間。

集成DAC0832是用CMOS工藝制成的8位DAC轉(zhuǎn)換芯片。數(shù)字輸入端具有雙重緩沖功能，可根據(jù)需要接成不同的工作方式，特別適用于要求幾個(gè)模擬量同時(shí)輸出的場(chǎng)合。它與微處理器接口很方便。1.DAC0832的主要技術(shù)指標(biāo)分辨率：8位轉(zhuǎn)換時(shí)間：≤1μs單電源：5～15V線性誤差：≤±0.2%LSB溫度靈敏度：20ppm/oC功耗：20mW

11.1.4集成DAC

*DAC0832的內(nèi)部結(jié)構(gòu)

DAC0832的內(nèi)部結(jié)構(gòu)如下圖所示。DAC0832內(nèi)部結(jié)構(gòu)框圖

2.DAC0832的引腳功能

DAC0832的引腳排列圖如圖11-6所示。各引腳的功能如下：

圖11-6DAC0832的引腳排列圖ILE：輸入鎖存允許信號(hào)，輸入高電平有效。：片選信號(hào)，輸入低電平有效。它與ILE結(jié)合起來可以控制是否起作用。：寫信號(hào)1，低電平有效。在和ILE為有效電平時(shí)，用它將數(shù)據(jù)輸入并鎖存于輸入寄存器中。：寫信號(hào)2，輸入低電平有效。在為有效電平時(shí)，用它將輸入寄存器中的數(shù)據(jù)傳送到8位DAC寄存器中。：傳輸控制信號(hào)，輸入低電平有效。用它來控制是否起作用。在控制多個(gè)DAC0832同時(shí)輸出時(shí)特別有用。

DI7～DI0：8位數(shù)字量輸入端。

VREF：基準(zhǔn)（參考）電壓輸入端。一般此端外接一個(gè)精確、穩(wěn)定的電壓基準(zhǔn)源。VREF可在-10V～+10V范圍內(nèi)選擇。

RFB：反饋電阻。反饋電阻被制作在芯片內(nèi)，用作外接運(yùn)算放大器的反饋電阻，它與內(nèi)部的R-2R電阻相匹配。

IOUT1：模擬電流輸出1，接運(yùn)算放大器反相輸入端。其大小與輸入的數(shù)字量DI7～DI0成正比。

IOUT2：模擬電流輸出2，接地。其大小與輸入數(shù)字取反后的數(shù)字量DI7～DI0成正比，IOUT1+IOUT2=常數(shù)。

VCC：電源輸入端（一般為+5V～+15V）。

DGND：數(shù)字地。

AGND：模擬地。3.DAC0832與微機(jī)的連接

圖11-7所示為DAC0832與80X86計(jì)算機(jī)系統(tǒng)連接的典型電路，它屬于單緩沖方式。圖中的電位器用于滿量程調(diào)整。圖11-7DAC0832與80x86計(jì)算機(jī)系統(tǒng)連接的典型電路

DAC0832在輸入數(shù)字量為單極性數(shù)字時(shí)，輸出電路可接成單極性工作方式；在輸入數(shù)字量為雙極性數(shù)字時(shí)，輸出電路可接成雙極性工作方式。所謂單極性輸出是指微處理機(jī)輸出到D/A轉(zhuǎn)換器的代碼為00H～FFH，經(jīng)D/A轉(zhuǎn)換器輸出的模擬電壓要么全為負(fù)值，要么全為正值。輸出極性總與基準(zhǔn)電壓的極性相反。所謂雙極性輸出是指微處理機(jī)輸出到DAC的數(shù)字量有正負(fù)之分，經(jīng)D/A轉(zhuǎn)換器輸出的模擬電壓也有正負(fù)極性之分。如控制系統(tǒng)中對(duì)電動(dòng)機(jī)的控制，正轉(zhuǎn)和反轉(zhuǎn)對(duì)應(yīng)正電壓和負(fù)電壓。

功能：A/D轉(zhuǎn)換器的功能是將輸入的模擬電壓量ui轉(zhuǎn)換成相應(yīng)的數(shù)字量D輸出，D為n位二進(jìn)制代碼dn-1dn-2…d1d0

。

分類：A/D轉(zhuǎn)換器的種類很多，按工作原理可分為直接型和間接型兩大類。前者直接將模擬電壓轉(zhuǎn)換成輸出的數(shù)字代碼，而后者是將模擬電壓量轉(zhuǎn)換成一個(gè)中間量（如時(shí)間或頻率），然后將中間量轉(zhuǎn)換成數(shù)字量。下面首先說明A/D轉(zhuǎn)換的一般原理和步驟，再分別介紹直接型中的逐次漸近比較型A/D轉(zhuǎn)換器和間接型中的雙積分型A/D轉(zhuǎn)換器。11.2A/D轉(zhuǎn)換器

11.2.1A/D轉(zhuǎn)換的一般步驟

因?yàn)锳DC的輸入電壓信號(hào)ui在時(shí)間上是連續(xù)量，而輸出的數(shù)字量D是離散的，所以進(jìn)行轉(zhuǎn)換時(shí)必須按一定的頻率對(duì)輸入的信號(hào)ui進(jìn)行取樣，得到取樣信號(hào)us，并在兩次取樣之間使us保持不變，從而保證將取樣值轉(zhuǎn)化成穩(wěn)定的數(shù)字量。因此，A/D轉(zhuǎn)換過程是通過取樣、保持、量化、編碼4個(gè)步驟完成的。1.取樣與保持

取樣是將在時(shí)間上連續(xù)變化的模擬量轉(zhuǎn)換成時(shí)間上離散的模擬量，如圖11-8所示?？梢钥吹?，為了用取樣信號(hào)uS準(zhǔn)確地表示輸入信號(hào)ui，必須有足夠高的取樣頻率fS，取樣頻率fS越高就越能準(zhǔn)確地反映ui的變化。那么如何來確定取樣頻率呢？

對(duì)任何模擬信號(hào)進(jìn)行諧波分析時(shí)，均可以表示為若干正弦信號(hào)之和，若諧波中最高頻率為fi

max，則根據(jù)取樣定理，取樣頻率應(yīng)滿足：

fS≥2fimax

此時(shí)，取樣信號(hào)uS就能準(zhǔn)確地反映輸入信號(hào)ui。由于取樣時(shí)間極短，取樣輸出uS為一串?dāng)嗬m(xù)的窄脈沖。而要把一個(gè)取樣信號(hào)數(shù)字化需要一定時(shí)間，因此在兩次取樣之間應(yīng)將取樣的模擬信號(hào)存儲(chǔ)起來以便進(jìn)行數(shù)字化，這一過程稱為保持。圖11-8對(duì)輸入模擬信號(hào)的取樣2.量化與編碼在用數(shù)字量表示取樣電壓時(shí)，也必須把它化成這個(gè)最小數(shù)量單位的整數(shù)倍，所規(guī)定的最小數(shù)量單位稱為量化單位，用△表示。將量化的結(jié)果用二進(jìn)制代碼表示稱為編碼。這個(gè)二進(jìn)制代碼就是A/D轉(zhuǎn)換的輸出信號(hào)。輸入模擬電壓通過取樣保持后轉(zhuǎn)換成階梯波，其階梯幅值仍然是連續(xù)可變的，所以它就不一定能被量化單位△整除，因而不可避免地會(huì)引起量化誤差。對(duì)于一定的輸入電壓范圍，輸出的數(shù)字量的位數(shù)越高，△就越小，因此量化誤差也越小。而對(duì)于一定的輸入電壓范圍、一定位數(shù)的數(shù)字量輸出，不同的量化方法，量化誤差的大小也不同。量化的方法有兩種，下面將分別說明。設(shè)輸入電壓ui的輸入電壓范圍為0～UM，輸出為n位的二進(jìn)制代碼?，F(xiàn)取UM=1V，n=3。第一種量化方法：取△=UM/2n=（1/23）V=（1/8）V，規(guī)定0△表示0V＜ui

＜（1/8）V，對(duì)應(yīng)的輸出二進(jìn)制代碼為000；1△表示（1/8）V＜ui＜（2/8）V，對(duì)應(yīng)的輸出二進(jìn)制代碼為001；…；7△表示（7/8）V＜ui

＜1V，對(duì)應(yīng)的輸出二進(jìn)制代碼為111，如圖11-9（a）所示。顯然，這種量化方法的最大量化誤差為△。

第二種量化方法：取△=2UM/（2n+1–1）=（2/15）V，并規(guī)定0△表示0V＜ui

＜（1/15）V，對(duì)應(yīng)的輸出二進(jìn)制代碼為000；1△表示（1/15）V＜ui

＜（3/15）V，對(duì)應(yīng)的輸出二進(jìn)制代碼為001；…；7△表示（13/15）V＜ui

＜1V，對(duì)應(yīng)的輸出二進(jìn)制代碼為111，如圖11-9（b）所示。顯然，這種量化方法的最大量化誤差為△/2。實(shí)際電路中多采用這種量化方法。

圖11-9兩種量化方法11.2.2并聯(lián)比較型A/D轉(zhuǎn)換器

電路組成：并聯(lián)比較型A/D轉(zhuǎn)換器屬于直接型A/D轉(zhuǎn)換器，它能將輸入的模擬電壓直接轉(zhuǎn)換為輸出的數(shù)字量而不需要經(jīng)過中間變量。圖11-10所示為3位的并聯(lián)比較型A/D轉(zhuǎn)換器的邏輯結(jié)構(gòu)圖，它由電阻分壓器、電壓比較器、寄存器、編碼器4部分組成。輸入為0～UREF間的模擬電壓，輸出為3位數(shù)字代碼d2d1d0，此處略去了取樣保持電路，假定輸入的模擬電壓ui已經(jīng)是取樣保持電路的輸出電壓。

工作原理：電阻分壓器由8個(gè)電阻串聯(lián)組成，通過串聯(lián)分壓將基準(zhǔn)電壓UREF分成~

之間7個(gè)等級(jí)，并將這7個(gè)等級(jí)的電壓分別作為7個(gè)電壓比較器C1～C7的參考電壓。

電壓比較器中量化電平的劃分采用如圖11-9（b）所示的方式，量化單位為

電壓比較器的一個(gè)輸入端分別接7個(gè)等級(jí)的參考電壓，另一個(gè)輸入端接輸入的模擬電壓ui，并與這7個(gè)參考電壓進(jìn)行比較。圖11-103位并聯(lián)比較型A/D轉(zhuǎn)換器

若ui＜，則所有比較器的輸出均為低電平0，待CP上升沿到來時(shí)，寄存器中所有的觸發(fā)器均被置成0狀態(tài)。若

＜ui＜

則只有比較器C1輸出為高電平1，其他比較器均輸出0，待CP上升沿到來時(shí)，只有觸發(fā)器FF1被置1，其余觸發(fā)器被置0。

以此類推，便可列出ui為不同電壓時(shí)寄存器的狀態(tài)，如表11-1所列。至此，寄存器輸出的還只是一組7位的高、低電平信號(hào)，不是所要求的3位二進(jìn)制代碼，為此必須進(jìn)行代碼轉(zhuǎn)換。

代碼轉(zhuǎn)換是由組合邏輯電路編碼器完成的，如圖11-10所示。根據(jù)表11-1可以寫出編碼器輸出與輸入間的邏輯表達(dá)式為

根據(jù)以上表達(dá)式，即可得到如圖11-10中所示的編碼器電路。表11-1圖11-9電路的A/D轉(zhuǎn)換真值表

逐次漸近型A/D轉(zhuǎn)換器是直接型A/D轉(zhuǎn)換器，也是目前集成A/D轉(zhuǎn)換器產(chǎn)品中用得最多的一種電路。其轉(zhuǎn)換過程類似于天平稱物的過程，天平的一端放物M，一端放砝碼。用天平將各種質(zhì)量的砝碼按一定規(guī)律與M進(jìn)行比較、取舍，直到天平基本平衡，這時(shí)天平托盤中砝碼的質(zhì)量之和就表示M的質(zhì)量。

電路組成：圖11-11所示是逐次漸近型A/D轉(zhuǎn)換器的原理框圖。它由比較器、n位D/A轉(zhuǎn)換器、n位寄存器、控制電路、輸出電路、時(shí)鐘信號(hào)CP以及參考電壓源等組成。輸入為ui，輸出為n位二進(jìn)制代碼。

11.2.3逐次漸近型A/D轉(zhuǎn)換器

圖11-11逐次漸近型A/D轉(zhuǎn)換器的原理框圖

工作原理：轉(zhuǎn)換開始之前將寄存器清零（dn-1dn-2…d1d0=00…00）。開始轉(zhuǎn)換時(shí)，控制電路先將寄存器的最高位置1（dn-1=1），其余位全為0，使寄存器輸出為（dn-1dn-2…d1d0=1…00），這組數(shù)碼被D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬電壓uX后通過電壓比較器與ui進(jìn)行比較。

若ui＞uX，說明寄存器中的數(shù)字不夠大，則將這一位的1保留；若ui＜uX，說明寄存器中的數(shù)字太，則將這一位的1清除，從而決定了dn-1的值。

然后將次高位置1（dn-2=1），再通過D/A轉(zhuǎn)換器將此時(shí)寄存器的輸出（dn-1dn-2…d1d0=dn-1

1…00）轉(zhuǎn)換成相應(yīng)的模擬電壓uX，通過uX與ui比較決定dn-2的取值。依此類推，逐位比較，一直到最低位為止。

下面以3位逐次漸近型A/D轉(zhuǎn)換器的電路為例，如圖11-12所示，具體說明轉(zhuǎn)換過程和轉(zhuǎn)換時(shí)間。

圖11-123位逐次漸近型A/D電路原理圖

圖中FF2、FF1和FF0組成3位數(shù)碼寄存器；觸發(fā)器FFa～FFe和門G1～G5構(gòu)成控制電路，其中FFa～FFe接成環(huán)形計(jì)數(shù)器，門G6～G8為輸出電路。在轉(zhuǎn)換開始前使QaQbQcQdQe=10000，且Q2=Q1=Q0=0。第一個(gè)CP信號(hào)到達(dá)后，環(huán)形計(jì)數(shù)器右移一位，使Qb=1、Qa=Qc=Qd=Qe=0，并且將數(shù)碼寄存器的最高位FF2置1，F(xiàn)F1和FF0置0。這時(shí)D/A轉(zhuǎn)換器的輸入代碼為d2d1d0=100，由此可在D/A轉(zhuǎn)換器的輸出端得到相應(yīng)的模擬電壓uX。通過比較器C對(duì)ui與uX進(jìn)行比較，若ui＜uX，比較器輸出uC為高電平；若ui≥uX，則uC為低電平。第二個(gè)CP信號(hào)到達(dá)時(shí)，環(huán)形計(jì)數(shù)器右移一位，使Qc=1、Qa=Qb=Qd=Qe=0。若uC為高電平（ui＜uX），說明寄存器中的數(shù)字太大，則將這一位的1清除，即將FF2置0；若uC=0（ui≥uX），說明寄存器中的數(shù)字不夠大，則將這一位的1保留，即FF2保持1，從而確定了數(shù)碼寄存器中“Q2”的值。與此同時(shí)，Qc的高電平將次高位FF1置1。這時(shí)D/A轉(zhuǎn)換器的輸入代碼為d2d1d0=Q210，輸出為這個(gè)代碼相應(yīng)的模擬電壓uX。通過對(duì)ui與uX進(jìn)行比較決定比較器C的輸出uC

。

第三個(gè)CP信號(hào)到達(dá)時(shí)，環(huán)形計(jì)數(shù)器再右移一位，使Qd=1、Qa=Qb=Qc=Qe=0。根據(jù)比較器的輸出uC確定FF1的值，也就是確定了數(shù)碼寄存器中“Q1”的值，同時(shí)將寄存器FF0置1。這時(shí)D/A轉(zhuǎn)換器的輸入代碼為d2d1d0=Q2Q11，輸出為這個(gè)代碼相應(yīng)的模擬電壓uX。通過對(duì)ui與uX進(jìn)行比較決定比較器C的輸出uC。第四個(gè)CP信號(hào)到達(dá)時(shí)，環(huán)形計(jì)數(shù)器再右移一位，使Qe=1、Qa=Qb=Qc=Qd=0。根據(jù)比較器的輸出uC確定FF0的值，也就是確定了數(shù)碼寄存器中“Q0”的值。Qe=1將門G6～G8打開，寄存器FF2、FF1和FF0的狀態(tài)“Q2Q1Q0”作為轉(zhuǎn)換結(jié)果輸出。第五個(gè)CP信號(hào)到達(dá)時(shí)，Qa=1、Qb=Qc=Qd=Qe=0且Q2=Q1=Q0=0，電路回到初態(tài)準(zhǔn)備下一次轉(zhuǎn)換?？梢?，3位逐次漸近型A/D轉(zhuǎn)換器完成1次轉(zhuǎn)換需要5個(gè)時(shí)鐘CP周期。依此類推，n位A/D轉(zhuǎn)換器需要（n+2）個(gè)CP周期。

雙積分型A/D轉(zhuǎn)換器是間接型A/D轉(zhuǎn)換器中最常用的一種。它與直接型A/D轉(zhuǎn)換器相比具有精度高、抗干擾能力強(qiáng)等特點(diǎn)。雙積分型A/D轉(zhuǎn)換器首先將輸入的模擬電壓ui轉(zhuǎn)換成與之成正比的時(shí)間量T，再在時(shí)間間隔T內(nèi)對(duì)固定頻率的時(shí)鐘脈沖計(jì)數(shù)，則計(jì)數(shù)的結(jié)果就是一個(gè)正比于ui的數(shù)字量。

圖11-13所示為雙積分型A/D轉(zhuǎn)換器的原理圖，它由積分器、比較器、n位計(jì)數(shù)器、控制電路、固定頻率時(shí)鐘源CP、開關(guān)S2～S0以及基準(zhǔn)電壓等組成。輸入為模擬電壓ui，輸出為n位二進(jìn)制代碼。下面結(jié)合工作波形說明它的轉(zhuǎn)換過程。

11.2.4雙積分型A/D轉(zhuǎn)換器圖11-13雙積分型A/D轉(zhuǎn)換器的原理圖

電路的工作分為兩個(gè)積分階段。轉(zhuǎn)換開始前開關(guān)S0閉合使電容C完全放電，計(jì)數(shù)器清零。第一階段為定時(shí)積分，積分時(shí)間為T1?？刂齐娐穼㈤_關(guān)S1閉合，開關(guān)S2和S0斷開。積分器對(duì)輸入模擬電壓ui積分，其輸出

式中T1、R和C均為常數(shù)，因此uo與ui成正比。若ui1＞ui2，則定時(shí)積分的終值|uo1|＞|uo2|，如圖11-14所示。第二階段為反向積分，并在積分的同時(shí)進(jìn)行計(jì)數(shù)?？刂齐娐穼㈤_關(guān)S2閉合，開關(guān)S1斷開，開關(guān)S0保持?jǐn)嚅_狀態(tài)。積分器對(duì)基準(zhǔn)電壓（-UREF）進(jìn)行積分，與此同時(shí)計(jì)數(shù)器開始對(duì)固定頻率的時(shí)鐘脈沖計(jì)數(shù)。由于基準(zhǔn)電壓（-UREF）與ui極性相反，因此積分器的積分方向與定時(shí)積分時(shí)相反，|uo|逐漸減小。當(dāng)uo=0時(shí)，比較器的輸出uC產(chǎn)生躍變，且通過控制電路停止積分和計(jì)數(shù)。該過程所需時(shí)間為T2，因此

可見，第二階段的積分時(shí)間T2是一個(gè)與輸入電壓ui成正比的量。若時(shí)鐘脈沖的固定頻率為fCP，則第二階段結(jié)束時(shí)計(jì)數(shù)器的輸出為：

D=T2·fCP=T2/TCP

TCP為CP的周期。將式（11-10）代入式（11-11），可得

可見，數(shù)字量D與輸入模擬電壓ui成正比，如圖11-14所示波形。圖11-14雙積分型A/D轉(zhuǎn)換器的波形圖1.分辨率

分辨率用于描述A/D轉(zhuǎn)換器對(duì)輸入量微小變化的敏感程度。A/D轉(zhuǎn)換器的輸出是n位二進(jìn)制代碼，因此在輸入電壓范圍一定時(shí)，位數(shù)越多，量化誤差也就越小，轉(zhuǎn)換精