梁志旺外文翻譯

外文翻譯基于DDS/SOPC的諧波信號發(fā)生器的設(shè)計ZhiqiangZhang，F(xiàn)engDong〔信工0901梁志旺200941089〕天津市過程測量和控制重點實驗室電氣工程與自動化學(xué)院天津大學(xué)天津300072摘要：這篇文章設(shè)計了一個頻率,相位和諧波比例可調(diào)的諧波信號發(fā)生器。設(shè)計的諧波信號發(fā)生器是基于直接數(shù)字頻率合成(DDS)技術(shù)和一個可編程芯片的系統(tǒng)(SOPC)。,介紹了DDS經(jīng)典的結(jié)構(gòu)和一種壓縮芯片設(shè)計。然后,DDS核心與壓縮使用第二代的硬件描述語言(VHDL)來描述。作為一種提供的是AteraInc處理器.,柔軟的核心和NoisII是基于嵌入式FPGA芯片的。使用NoisII和其他模塊,系統(tǒng)設(shè)計是在一個單一的FPGA芯上的?？蓴U展性改進了很多，如集成性能,這邊文章討論了DDS的原那么尤其是優(yōu)化結(jié)構(gòu)的DDS核心和SOPC設(shè)計單FPGA。關(guān)鍵詞:DDS,SOPC、諧波信號發(fā)生器、噪音引言隨著頻率合成理論和高速大規(guī)模集成電路的開展,作為一類重要儀器的信號發(fā)生器,在通信、檢測、導(dǎo)航等領(lǐng)域有著廣泛的應(yīng)用。特別是在高壓電力系統(tǒng)的檢測領(lǐng)域,常常需要模擬電網(wǎng)諧波的標(biāo)準(zhǔn)信號源對檢測設(shè)備的性能進行校驗,例如高壓電力線路的相位檢測,避雷器的性能檢測,用戶電能表的校準(zhǔn)等。1971年3月美國學(xué)者J.Tierncy,和B.Gold首次提出了直接數(shù)字頻率合成DDS(directdigitalsynthesis)技術(shù)。這是一種從相位概念出發(fā)直接合成所需要波形的新的全數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比,DDS技術(shù)具有極高的頻紙。率分辨率、極快的變頻速度,變頻相位連續(xù)、相位噪聲低,易于功能擴展和全數(shù)字化便于集成,容易實現(xiàn)對輸出信號的多種調(diào)制等優(yōu)點,滿足了現(xiàn)代電子系統(tǒng)的許多要求,因此得到了迅速的開展。SOC(systemonchip)是20世紀(jì)90年代提出的概念,它是將多個功能模塊集成在一塊硅片上,提高了芯片的集成度并減少了外設(shè)芯片的數(shù)量和相互之間在PCB上的連接,同時系統(tǒng)性能和功能都有很大的提高。隨著FPGA(fieldprogrammablegaterray)芯片工藝的不斷開展,設(shè)計人員在FPGA上嵌入軟核處理器成為可能,Altera和Xilinx公司相繼提出了SOPC(systemonaprogrammablechip)的解決方案,它是指在FPGA內(nèi)部嵌入包括CPU在內(nèi)的各種IP來組成一個完整的系統(tǒng),在單片F(xiàn)PGA內(nèi)部實現(xiàn)一個完整系統(tǒng)的功能。本文基于DDS/SOPC技術(shù)設(shè)計了一種諧波信號發(fā)生器,該系統(tǒng)把DDS模塊和微處理器控制局部集成到單片F(xiàn)PGA芯片內(nèi)部,在一個芯片里實現(xiàn)了一個系統(tǒng)的功能,因此可以大大減少處理器外圍擴展路數(shù)目,提高系統(tǒng)集成度,降低外圍電路布局走線的復(fù)雜度,提高系統(tǒng)的抗干擾能力。由于FPGA的可編程性,所以系統(tǒng)的擴展和升級也更加容易。DDS原理直接數(shù)字頻率合成是一種在直接合成波形階段的根底上新的頻率合成技術(shù)。使用階段和振幅、相位的波形分割之間的關(guān)系和分配給相關(guān)地址[4]。DDS技術(shù)有許多優(yōu)點比方快速交換、精細頻率分辨率、低相位噪聲、連續(xù)相頻率開關(guān)等等。DDS的原理是很容易理解的。首先,一個正弦信號進行抽樣一個周期期結(jié)果的應(yīng)滿足香農(nóng)采樣定理。假設(shè)我們把一個周期的正弦信號進行抽樣成2n個點，然后把每個點放到一個相應(yīng)大小的一個存儲地址中。我們確定上述問題的順序。這個在ROM中數(shù)據(jù)存儲在是最先的。換向思考,將采樣頻率看作波形數(shù)據(jù)的輸出頻率,那么被恢復(fù)波形的頻率:從而改變步進量M可以改變輸出信號的頻率,改變起始位置可以改變輸出波形的初相位。這樣ROM的地址不斷累加,便可以輸出周期性的波形幅度數(shù)據(jù),再經(jīng)過數(shù)模轉(zhuǎn)換器和低通濾波器,從而產(chǎn)生周期性的連續(xù)諧波信號。將單頻連續(xù)信號進行一個周期采樣,采樣頻率要滿足采樣定理(即至少是單頻連續(xù)信號頻率的2倍)。假設(shè)采樣點為2N個,這樣可以將波形數(shù)據(jù)存儲在地址線位數(shù)為N的ROM中,如圖1所示。DDS技術(shù)的實質(zhì)是以基準(zhǔn)頻率源(系統(tǒng)時鐘)對相位進行等間隔的采樣。由圖2可見,DDS由相位累加器和波形存儲器(ROM查詢表)構(gòu)成的數(shù)控振蕩器NCO(numericallycontrolledoscillators)、數(shù)模轉(zhuǎn)換器DAC以及低通濾波器LPF幾局部組成。在每一個時鐘周期,N位相位累加器與其反應(yīng)值進行累加,其結(jié)果的高L位作為ROM查詢表的地址,然后從ROM查詢表中讀出相應(yīng)的幅度值M送到DAC。再由DAC將其轉(zhuǎn)換成為階梯模擬波形,最后由具有內(nèi)插作用的LPF將其平滑為連續(xù)的正弦波形作為輸出。因此通過改變頻率控制字N可以改變輸出頻率[1]。本系統(tǒng)的總體設(shè)計是實現(xiàn)一個頻率、初相、諧波比例可調(diào)的多路(至少兩路)諧波信號發(fā)生器,信號由基波和3、5次諧波組成。頻率分辨率到達1Hz,輸出基波頻率范圍在0～100Hz;兩路之間的相位差為0°～360°任意可調(diào),相位分辨率為1°;諧波比例范圍為0～33%,比例分辨率為1%。設(shè)計框圖如圖3所示。系統(tǒng)總體設(shè)計框圖片上系統(tǒng)設(shè)計DDS模塊參數(shù)的選擇是本設(shè)計的關(guān)鍵,它決定了信號發(fā)生器的最終性能。其中DDS的時鐘和工作頻率范圍是兩個相關(guān)參數(shù)。由取樣定理可知,所產(chǎn)生的信號頻率不能超過時鐘頻率的一半,但在實際運用中,為了保證信號的輸出質(zhì)量,輸出頻率不要高于時鐘頻率的40%,以防止出現(xiàn)混疊,本系統(tǒng)取時鐘頻率為9192Hz。當(dāng)時鐘頻率確定后,DDS的頻率分辨率取決于相位累加器的字長N,N越大,那么頻率分辨率越高。取N=13,那么頻率分辨率滿足1Hz的需求,而且最大輸出頻率約3677Hz。3.1時鐘模塊設(shè)計本設(shè)計中FPGA的外部供給時鐘頻率為50MHz,但是無論對軟核還是DDS模塊而言,時鐘的穩(wěn)定性都是很關(guān)鍵的。為此,采用EP2C5Q208C8內(nèi)部自帶的PLL(鎖相環(huán))來穩(wěn)定時鐘。鎖相環(huán)的左邊為總時儀器儀表裝置鐘的輸入端口,右邊輸出三路:第一路是鎖相穩(wěn)定后供給軟核的時鐘(nios_clk);第二路是經(jīng)過二倍頻,再經(jīng)過72°滯后相移供給外接SDRAM的時鐘(sd_clk);第三路是經(jīng)過二倍頻,再經(jīng)過12207分頻模塊后供給信號發(fā)生模塊的9192Hz的工作時鐘〔dds_clk),結(jié)構(gòu)如圖4時鐘模塊結(jié)構(gòu)圖所示。時鐘模塊結(jié)構(gòu)3.2頻率和初相控制模塊頻率和初相控制模塊由13位累加器acc和13位加法器phase_adder級聯(lián)而成,對8位頻率控制字FREQ[7?0]進行累加運算,是典型的反應(yīng)電路。在使能端EN為高電平時,同時在每個系統(tǒng)時鐘CLK上升沿的控制下,13位累加器將頻率控制字FREQ[8?0]與其輸出的數(shù)據(jù)相加,把相加后的結(jié)果再送至加法器。加法器將累加器輸出的數(shù)據(jù)再和13位的初相控制字相加,最終加法器將相加結(jié)果addr12...0]作為查詢ROM表取樣數(shù)據(jù)的地址值輸出。頻率和初相控制模塊如圖5所示：3.3壓縮ROM模塊壓縮ROM模塊如圖6所示。ROM壓縮的實現(xiàn)取決于兩個求補器,即相位求補器convertor和數(shù)據(jù)求補器data_convertor。頻率和初相控制模塊的13位累加器的高兩位分別作相位求補和數(shù)據(jù)求補的觸發(fā)信號。當(dāng)高兩位為00時,相位在0～π/2區(qū)間,不用相位求補,直接將相位地址送至ROM,ROM輸出的數(shù)據(jù)也不用求補,送數(shù)模轉(zhuǎn)換。當(dāng)高兩位為01時,相位在π/2～π區(qū)間,需要進行相位求補,再送至ROM的地址輸入,但數(shù)據(jù)輸出后不用求補直接送數(shù)模轉(zhuǎn)換。當(dāng)高兩位為10時,相位在π～3π/2區(qū)間,不用進行相位求補,直接將相位累加器輸出的相位地址送ROM的地址輸入,但ROM輸出數(shù)據(jù)需要進行求補再輸送到數(shù)模轉(zhuǎn)換。高兩位為11時,相位在3π/2～2π區(qū)間,需將相位累加器輸出的相位地址進行相位求補,再送至ROM的地址輸入,同時還要將ROM輸出的數(shù)據(jù)進行求補,送數(shù)模轉(zhuǎn)換[2]頻率和相位控制模塊及壓縮ROM模塊級聯(lián)可以組成正弦信號的發(fā)生模塊,如圖7所示前仿真波形和后仿真波形(ModelSim仿真)如圖8所示。3.4諧波比例合成模塊諧波比例合成模塊是由乘法器、合成器、除法器和選擇器組成,如圖9所示。輸入端分別為:除數(shù)demon(固定值100)、一路基波幅度值first_first_data、一路基波比例first_first_pro、一路3次諧波幅度值first_third_data、一路3次諧波比例first_third_pro、一路5次諧波幅度值first_fifth_data、一路5次諧波比例first_fifth_pro。輸出端為一路合成數(shù)據(jù):dds_first_data。這里要做必要說明,因為方波可以認為是初相相同,比例為其次數(shù)倒數(shù)的奇次諧波疊加而成,又因為每次諧波的比例均在0～1/m(m為諧波次數(shù))變化,因此最終輸出數(shù)據(jù)不會超出8位。FPGA中進行浮點運算是很麻煩的事情,所以只能先用乘法器乘整數(shù)值,然后再用除法器實現(xiàn)比例運算,為了節(jié)省資源,將基波、3次諧波和5次諧波的幅度值相加后,再除以100。這樣可以節(jié)省兩個除法器的資源。然后再用選擇器件選擇商,而舍掉余數(shù)。模塊中的乘法器和除法器借助Altera提供的IP工具進行參數(shù)設(shè)置,并生成元件調(diào)用。然后編譯例化成元件模塊進行調(diào)用,供給信號發(fā)生模塊做工作頻率。3.5軟核控制模塊FPGA在外圍硬件集成化的優(yōu)點相當(dāng)突出,但是在控制方面略顯缺乏。可喜的是Altera提供了Nios軟核來彌補這方面的缺乏。利用SOPCBuilder可以根據(jù)自己的需要設(shè)置軟核控制單元[3,4]。4片外局部硬件設(shè)計及硬件調(diào)試4.1數(shù)模轉(zhuǎn)換模塊從FPGA的first_data和second_data端口輸出的諧波波形數(shù)據(jù)還只是一個數(shù)字信號,要得到最后的輸出信號必須經(jīng)過數(shù)模轉(zhuǎn)換器。因此在FPGA之后要設(shè)計一個D/A轉(zhuǎn)換電路。本設(shè)計使用的是8位數(shù)模轉(zhuǎn)換器DAC0832芯片。CycloneⅡ芯片EP2C5Q208C8與DAC0832接口電路設(shè)計如圖10所示。FPGA的first_data和second_data向DAC0832的數(shù)據(jù)輸入口(DI0～DI7)輸送數(shù)據(jù)。0832的控制端口控制DAC工作在直通方式,8位數(shù)字量一旦到達DI7～DI0輸入端,就立即加到8位D/A轉(zhuǎn)換器,被轉(zhuǎn)換成模擬量。轉(zhuǎn)換時間大約是1μs,由于信號發(fā)生模塊的時鐘頻率為9192Hz,所以滿足轉(zhuǎn)換時間的要求。IOUT1、IOUT2、RFB與運算放大器LM324完成電流/電壓的轉(zhuǎn)換。4.2低通濾波模塊從DAC直接輸出的波形中含有豐富的高次諧波,導(dǎo)致波形產(chǎn)生非線性失真。所以在本系統(tǒng)中DAC后面必須接入一級低通濾波器來濾除高次諧波,從而保存信號的基波和3、5次諧波。RC低通濾波器由一個電阻和一個電容構(gòu)成[5],截止頻率為ω=1/RC基波頻率在50Hz左右變化,因此五次諧波大約是250Hz。設(shè)截止頻率為250Hz,選0.1μF電容,得R=6369Ω。實際中選用0.1μF和7k的電阻組成低通濾波器進行濾波。4.3硬件調(diào)試硬件調(diào)試完成后,對系統(tǒng)的整體功能進行了測試。圖12為50Hz相位差為180°的兩路正弦波。圖13為50Hz相位差為120°的兩路正弦波。圖14為基波比例100%,3次諧波比例25%,5次諧波10%的波形。測試結(jié)果說明,可調(diào)參數(shù)諧波信號發(fā)生器的總體設(shè)計指標(biāo)根本得到實現(xiàn).5結(jié)語利用SOPC技術(shù),將整個DDS模塊和微處理模塊集成到一片F(xiàn)PGA內(nèi)部,利用可編程邏輯的靈活性和NIOS的強大處理能力,方便地實現(xiàn)了兩路諧波信號源的設(shè)計。系統(tǒng)設(shè)計完成后,根據(jù)所測數(shù)據(jù),其頻率、相位、諧波比例的調(diào)節(jié)和穩(wěn)定精度等各項指標(biāo)均到達設(shè)計要求。由于FPGA的可編程特性,可以在不改變?nèi)魏瓮鈬娐返那闆r下對系統(tǒng)進行軟硬件升級,大大延長系統(tǒng)的壽命周期,這一點也是相對于其它DDS解決方案的優(yōu)勢。由于SOPC技術(shù)的這些相信它必將在今后的電子系統(tǒng)設(shè)計中得到廣泛的應(yīng)用。參考文獻[1]J.Tierney,C.M.Rader,andB.Gold,Adigitalfrequencysynthesizer,IEEETrans.AudioandElectroacoustics,Vol.Au-19,No.1,48-57,1971.[2]Nios3.0CPU,Ver.2.2,AlteraCo.,SanJose,[3]NiosIIProcessorReferenceHandbook,AlteraCo.,SanJose,[4]X.M.LiandX.J.Qu,ApplicationofDDS/FPGAinSignalGeneratorSystems,ModernElectronicsTechnique,Vol.29,No.9,78-79,2006.[5]Z.Q.ZhangandJ.B.Zhang,DesignofHarmonicSignalGeneratorBasedonDDS/SOPC,Automation&Instrument,vol.23,No.8,16-21,2008.[6]Y.YuandX.L.Zheng,DesignandImplementationofDirectDigitalFrequencySynthesisSineWaveGeneratorBasedonFPGA,JournalofElectronDevices,Vol.28,No.1,596-599,2005.[7]W.LiandJ.B.Zhang,ResearchofParameterAdjustableHarmonicSignalGeneratorBasedonDDS,ISECSInternationalColloquiumonComputing,Communication,Control,andManagement,88-91,[8]A.GramaandG.Muntean.DirectdigitalfrequencysynthesisimplementedonaFPGAchip,the29thInternationalSpringSeminaronElectronicsTechnology:NanoTechnologiesforElectronicsPackaging,ConferenceProceedings,Piscataway,NJ08855-1331,nitedStates:InstituteofElectricalandElectronicsEngineers.ComputerSociety,92-97,2006.[9]S.Y.YanandJ.Z.Li,ResearchontheDDS/CPLDControltoGenerateSpecialBandSignal,BMEI2008(InternationalConferenceonBioMedicalEngineeringandInformatics,2008),681-684,2008.[10]D.J.BetowskiandV.Beiu,ConsiderationsforphaseaccumulatordesignforDirectDigitalFrequencySynthesizers,IEEEInternationalConferenceonNeuralNetworksandSignalProcessing,176-179,2003.[11]J.Vankka,Methodsofmappingfromphasetosineamplitudeindirectdigitalsynthesis.IEEEInternationalFrequencyControlSymposium,942-950,1996.[12]R.Andraka,AsurveyofCORDICalgorithmsforFPGAbasedcomputers,InFPGA'98.ACM/SIGDAInternationalSymposiumonFieldProgrammableGateArrays,1