實驗五存儲器設(shè)計

如有你有幫助，請購買下載，謝謝！如有你有幫助，請購買下載，謝謝！頁PAGE頁如有你有幫助，請購買下載，謝謝！頁計算機組成原理實驗五《存儲器設(shè)計》實驗報告姓名：吳速碘黃紫微學(xué)號：班級：計算機二班日期2015、5、25實驗五存儲器設(shè)計實驗?zāi)康恼莆誖AM和ROM的Verilog語言描述方法；學(xué)習(xí)用宏模塊的方法定制RAM和ROM。二、實驗任務(wù)1、設(shè)計并實現(xiàn)一個128*16的單端口的RAM；2、設(shè)計并實現(xiàn)一個128*16的ROM；3、設(shè)計并實現(xiàn)一個雙端口的128*16的RAM4、設(shè)計并實現(xiàn)一個16*32的FIFO。5、設(shè)計并實現(xiàn)正弦信號發(fā)生器，見“正弦信號發(fā)生器實驗指南”。三、實驗步驟1編寫Verilog代碼（見附頁）2功能仿真進行分析與綜合，排除語法上的錯誤建立波形仿真文件，輸入激勵生成功能仿真網(wǎng)表進行功能仿真，觀察輸出結(jié)果3選擇器件DE2_70開發(fā)板的使用者請選擇EP2C70F896C64綁定管腳5下載驗證DE2_70開發(fā)板的下載:使用USB-Blaster進行下載四、實驗內(nèi)容五、實驗思考題1、分析存儲器采用三態(tài)輸出的原因是什么？存儲器的輸出端是連接在數(shù)據(jù)總線上的。數(shù)據(jù)總線相當(dāng)于一條車流頻繁的大馬路，必須在綠燈條件下，車輛才能進入這條大馬路，否則要撞車發(fā)生交通事故。同理，存儲器中的數(shù)據(jù)是不能隨意傳送到數(shù)據(jù)總線上的。例如，若數(shù)據(jù)總線上的數(shù)據(jù)是“1”(高電平5V)，存儲器中的數(shù)據(jù)是“0”(低電平0V)，兩種數(shù)據(jù)若碰到一起就會發(fā)生短路而損壞單片機。因此，存儲器輸出端口不僅能呈現(xiàn)“l(fā)”和“0”兩種狀態(tài)，還應(yīng)具有第三種狀態(tài)“高阻"態(tài)。呈“高阻"態(tài)時，輸出端口相當(dāng)于斷開，對數(shù)據(jù)總線不起作用，此時數(shù)據(jù)總線可被其他器件占用。當(dāng)其他器件呈“高阻”態(tài)時，存儲器在片選允許和輸出允許的條件下，才能將自己的數(shù)據(jù)輸出到數(shù)據(jù)總線上。2、單端口和雙端口的區(qū)別是什么？單端口ram是ram的讀寫只有一個端口，同時只能讀或者只能寫。

雙端口ram是ram讀端口和寫端口分開，一個端口能讀，另一個端口可以同時寫。3、什么情況下考慮采用雙端口存儲器？（1）為了使CPU不致因為等待存儲器讀寫操作的完成而無事可做,可以采取一些加速CPU和存儲器之間有效傳輸?shù)奶厥獯胧?采用更高速的主存儲器，或加長存儲器的字長；采用并行操作的雙端口存儲器；在CPU和主存儲器之間插入一個高速緩沖存儲器（Cache），以縮短讀出時間；在每個存儲器周期中存取幾個字．(采用交叉存儲器)雙端口存儲器是指同一個存儲器具有兩組相互獨立的讀寫控制線路,由于進行并行的獨立操作，是一種高速工作的存儲器。當(dāng)兩個端口的地址不相同時，在兩個端口上進行讀寫操作，一定不會發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動時，就可對整個存儲器進行存取，每一個端口都有自己的片選控制和輸出驅(qū)動控制。當(dāng)兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了BUSY標(biāo)志。由片上的判斷邏輯決定對哪個端口優(yōu)先進行讀寫操作，而暫時關(guān)閉另一個被延遲的端口?？傊?dāng)兩個端口均為開放狀態(tài)（BUSY為高電平）且存取地址相同時，發(fā)生讀寫沖突．此時判斷邏輯可以使地址匹配或片使能匹配下降至5ns，并決定對哪個端口進行存?。?、FIFO的工作特點是什么？為什么常用于實現(xiàn)程序中的子程序調(diào)用、遞歸等？特點：FIFO存儲器是系統(tǒng)的緩沖環(huán)節(jié)，如果沒有FIFO存儲器，整個系統(tǒng)就不可能正常工作，它主要有幾方面的功能：1）對連續(xù)的數(shù)據(jù)流進行緩存，防止在進機和存儲操作時丟失數(shù)據(jù)；2）數(shù)據(jù)集中起來進行進機和存儲，可避免頻繁的總線操作，減輕CPU的負(fù)擔(dān)；3）允許系統(tǒng)進行DMA操作，提高數(shù)據(jù)的傳輸速度。這是至關(guān)重要的一點，如果不采用DMA操作，數(shù)據(jù)傳輸將達(dá)不到傳輸要求，而且大大增加CPU的負(fù)擔(dān)，無法同時完成數(shù)據(jù)的存儲工作。因此，選擇合適的存儲芯片對于提高系統(tǒng)性能很重要，在以往的設(shè)計中經(jīng)常采用的是“乒乓型”存儲方式，這種方式就是采用兩片存儲器，數(shù)據(jù)首先進入其中一片，當(dāng)數(shù)據(jù)滿時再讓數(shù)據(jù)進入第二片存儲器，同時通過邏輯控制，將第一片存儲器中的數(shù)據(jù)取走，以此類推，兩片輪流對數(shù)據(jù)進行緩存。這種方式有著較明顯的缺點，首先是控制復(fù)雜，要有專門的邏輯來維護這種輪流機制;其次，數(shù)據(jù)流的流向要不斷變化，限制了數(shù)據(jù)流的速率，還容易產(chǎn)生干擾。從數(shù)據(jù)傳輸上說，緩存芯片容量越大，對后續(xù)時序要求就越低，可減少總線操作的頻次；但從數(shù)據(jù)存儲上說，就意味著需要開辟更大的內(nèi)存空間來進行進行緩沖，會增加計算機的內(nèi)存開銷，而且容量越大，成本也越高。因此，在綜合考慮系統(tǒng)性能和成本的基礎(chǔ)上，選擇滿足系統(tǒng)需要的芯片即可。在FIFO存儲器而不是地址總線上附加了表示內(nèi)部緩沖器狀態(tài)（BufferFull，緩沖器已滿；BufferEmpty，緩沖器為空）的狀態(tài)引腳，連接于FIFO的雙方利用該狀態(tài)進行操作的控制。另外，還設(shè)計了在接通電源及復(fù)位（Reset）或由于操作中的某些異常等原因而重新初始化（無數(shù)據(jù)狀態(tài)）FIFO的復(fù)位引腳，這可以說是FIFO存儲器的特點。Verilog代碼《sinwaveV》modulesinwaveV#(parameterDATA_WIDTH=8,parameterADDR_WIDTH=6)( inputclk, outputreg[(DATA_WIDTH-1):0]q);reg[(ADDR_WIDTH-1):0]Q1;wirenewclk;reg[4:0]clk_cnt;assignnewclk = clk_cnt[4]; always@(posedgeCLK) begin clk_cnt <= clk_cnt+1; end always@(posedgenewclk) begin Q1<=Q1+1; endlpm_rom0 lpm_rom0_inst( .address(Q1), .clock(CLK), .q(DOUT) );endmodule《test1》//synopsystranslate_off`timescale1ps/1ps//synopsystranslate_onmoduletest1( address, clock, data, wren, q); input [6:0]address; input clock; input [15:0]data; input wren; output [15:0]q;`ifndefALTERA_RESERVED_QIS//synopsystranslate_off`endif tri1 clock;`ifndefALTERA_RESERVED_QIS//synopsystranslate_on`endif wire[15:0]sub_wire0; wire[15:0]q=sub_wire0[15:0]; altsyncram altsyncram_component( .address_a(address), .clock0(clock), .data_a(data), .wren_a(wren), .q_a(sub_wire0), .aclr0(1'b0), .aclr1(1'b0), .address_b(1'b1), .addressstall_a(1'b0), .addressstall_b(1'b0), .byteena_a(1'b1), .byteena_b(1'b1), .clock1(1'b1), .clocken0(1'b1), .clocken1(1'b1), .clocken2(1'b1), .clocken3(1'b1), .data_b(1'b1), .eccstatus(), .q_b(), .rden_a(1'b1), .rden_b(1'b1), .wren_b(1'b0)); defparam altsyncram_component.clock_enable_input_a="BYPASS", altsyncram_component.clock_enable_output_a="BYPASS", altsyncram_ended_device_family="CycloneIVGX", altsyncram_component.lpm_hint="ENABLE_RUNTIME_MOD=NO", altsyncram_component.lpm_type="altsyncram", altsyncram_component.numwords_a=128, altsyncram_component.operation_mode="SINGLE_PORT", altsyncram_component.outdata_aclr_a="NONE", altsyncram_component.outdata_reg_a="CLOCK0", altsyncram_component.power_up_uninitialized="FALSE", altsyncram_component.read_during_write_mode_port_a="NEW_DATA_NO_NBE_READ", altsyncram_component.widthad_a=7, altsyncram_component.width_a=16, altsyncram_component.width_byteena_a=1;endmodule《test2》//synopsystranslate_off`timescale1ps/1ps//synopsystranslate_onmoduletest2( address, clock, q); input [6:0]address; input clock; output [15:0]q;`ifndefALTERA_RESERVED_QIS//synopsystranslate_off`endif tri1 clock;`ifndefALTERA_RESERVED_QIS//synopsystranslate_on`endif wire[15:0]sub_wire0; wire[15:0]q=sub_wire0[15:0]; altsyncram altsyncram_component( .address_a(address), .clock0(clock), .q_a(sub_wire0), .aclr0(1'b0), .aclr1(1'b0), .address_b(1'b1), .addressstall_a(1'b0), .addressstall_b(1'b0), .byteena_a(1'b1), .byteena_b(1'b1), .clock1(1'b1), .clocken0(1'b1), .clocken1(1'b1), .clocken2(1'b1), .clocken3(1'b1), .data_a({16{1'b1}}), .data_b(1'b1), .eccstatus(), .q_b(), .rden_a(1'b1), .rden_b(1'b1), .wren_a(1'b0), .wren_b(1'b0)); defparam altsyncram_component.address_aclr_a="NONE", altsyncram_component.clock_enable_input_a="BYPASS", altsyncram_component.clock_enable_output_a="BYPASS", altsyncram_component.init_file="vv_CPU.mif", altsyncram_ended_device_family="CycloneIVGX", altsyncram_component.lpm_hint="ENABLE_RUNTIME_MOD=NO", altsyncram_component.lpm_type="altsyncram", altsyncram_component.numwords_a=128, altsyncram_component.operation_mode="ROM", altsyncram_component.outdata_aclr_a="NONE", altsyncram_component.outdata_reg_a="CLOCK0", altsyncram_component.widthad_a=7, altsyncram_component.width_a=16, altsyncram_component.width_byteena_a=1;endmodule《test3》//synopsystranslate_off`timescale1ps/1ps//synopsystranslate_onmoduletest3( clock, data, rdaddress, wraddress, wren, q); input clock; input [15:0]data; input [6:0]rdaddress; input [6:0]wraddress; input wren; output [15:0]q;`ifndefALTERA_RESERVED_QIS//synopsystranslate_off`endif tri1 clock; tri0 wren;`ifndefALTERA_RESERVED_QIS//synopsystranslate_on`endif wire[15:0]sub_wire0; wire[15:0]q=sub_wire0[15:0]; altsyncram altsyncram_component( .address_a(wraddress), .clock0(clock), .data_a(data), .wren_a(wren), .address_b(rdaddress), .q_b(sub_wire0), .aclr0(1'b0), .aclr1(1'b0), .addressstall_a(1'b0), .addressstall_b(1'b0), .byteena_a(1'b1), .byteena_b(1'b1), .clock1(1'b1), .clocken0(1'b1), .clocken1(1'b1), .clocken2(1'b1), .clocken3(1'b1), .data_b({16{1'b1}}), .eccstatus(), .q_a(), .rden_a(1'b1), .rden_b(1'b1), .wren_b(1'b0)); defparam altsyncram_component.address_aclr_b="NONE", altsyncram_component.address_reg_b="CLOCK0", altsyncram_component.clock_enable_input_a="BYPASS", altsyncram_component.clock_enable_input_b="BYPASS", altsyncram_component.clock_enable_output_b="BYPASS", altsyncram_ended_device_family="CycloneIVGX", altsyncram_component.lpm_type="altsyncram", altsyncram_component.numwords_a=128, altsyncram_component.numwords_b=128, altsyncram_component.operation_mode="DUAL_PORT", altsyncram_component.outdata_aclr_b="NONE", altsyncram_component.outdata_reg_b="CLOCK0", altsyncram_component.power_up_uninitialized="FALSE", altsyncram_component.read_during_write_mode_mixed_ports="DONT_CARE", altsyncram_component.widthad_a=7, altsyncram_component.widthad_b=7, altsyncram_component.width_a=16, altsyncram_component.width_b=16, altsyncram_component.width_byteena_a=1;endmodule《test4》//synopsystranslate_off`timescale1ps/1ps//synopsystranslate_onmoduletest4( clock, data, rdreq, wrreq, empty, full, q, usedw); input clock; input [15:0]data; input rdreq; input wrreq; output empty; output full; output [15:0]q; output [4:0]usedw; wire