《微電子學(xué)概論》-Chap05

第五章

集成電路設(shè)計(jì)集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測單晶、外延材料掩膜版芯片制造過程封裝測試系統(tǒng)需求集成電路的設(shè)計(jì)過程：

設(shè)計(jì)創(chuàng)意+仿真驗(yàn)證集成電路芯片設(shè)計(jì)過程框架From吉利久教授是功能要求行為設(shè)計(jì)（VHDL）行為仿真綜合、優(yōu)化——網(wǎng)表時(shí)序仿真布局布線——版圖后仿真否是否否是Singoff—設(shè)計(jì)業(yè)—引言半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極管、MOS管的工作原理等器件小規(guī)模電路大規(guī)模電路超大規(guī)模電路甚大規(guī)模電路電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路掌握正確的設(shè)計(jì)方法，可以以不變應(yīng)萬變，隨著電路規(guī)模的增大，計(jì)算機(jī)輔助設(shè)計(jì)手段在集成電路設(shè)計(jì)中起著越來越重要的作用

什么是集成電路？(相對分立器件組成的電路而言)把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。什么是集成電路設(shè)計(jì)？根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。

設(shè)計(jì)的基本過程（舉例）功能設(shè)計(jì)邏輯和電路設(shè)計(jì)版圖設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。設(shè)計(jì)與制備之間的接口：版圖主要內(nèi)容

IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述典型設(shè)計(jì)流程典型的布圖設(shè)計(jì)方法及可測性設(shè)計(jì)技術(shù)5.1設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述一、設(shè)計(jì)特點(diǎn)(與分立電路相比)1.對設(shè)計(jì)正確性提出更為嚴(yán)格的要求

設(shè)計(jì)的正確性是IC設(shè)計(jì)中最基本的要求。IC設(shè)計(jì)一旦完成并送交制造廠生產(chǎn)后，再發(fā)現(xiàn)有錯(cuò)誤，就需要重新制版、重新流片，這會(huì)造成巨大的損失。因此，要保證100％的設(shè)計(jì)正確性。2.測試問題

集成電路外引出端的數(shù)目不可能與芯片內(nèi)器件的數(shù)目同步增加，這就增加了從外引出端檢測內(nèi)部電路功能的困難，兼之內(nèi)部功能的復(fù)雜性，在進(jìn)行集成電路設(shè)計(jì)時(shí)，必須采用便于檢測的電路結(jié)構(gòu)，并需要對電路的自檢功能進(jìn)行考慮。

3.版圖設(shè)計(jì)：布局布線

布局、布線等版圖設(shè)計(jì)過程是集成電路設(shè)計(jì)中所特有的。只有最終生成設(shè)計(jì)版圖，通過制作掩膜版、工藝流片，才能真正實(shí)現(xiàn)集成電路的各種功能。而布局、布線也是決定電路性能與芯片面積的主要因素之一，對高速電路和低功耗電路尤為如此。

4.分層分級設(shè)計(jì)(Hierarchicaldesign)和模塊化設(shè)計(jì)

高度復(fù)雜電路系統(tǒng)的要求什么是分層分級設(shè)計(jì)？

集成電路在一個(gè)芯片上集成了數(shù)以萬計(jì)的器件，這些器件既要求相互隔離又要求按一定功能相互連接，而且，還需要考慮設(shè)計(jì)提出、設(shè)計(jì)驗(yàn)證及設(shè)計(jì)實(shí)現(xiàn)過程中所包含的各方面因素。因此，無論是功能設(shè)計(jì)、邏輯與電路設(shè)計(jì)還是版圖設(shè)計(jì)，都不可能把幾十萬個(gè)以上的器件作為一個(gè)層次來處理，必須采用分層分級設(shè)計(jì)和模塊化設(shè)計(jì)．將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級別，這個(gè)級別可以再分解到復(fù)雜性更低的設(shè)計(jì)級別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級設(shè)計(jì)出的單元逐級組織起復(fù)雜的系統(tǒng)。一般來說，級別越高，抽象程度越高；級別越低，細(xì)節(jié)越具體。從層次和域表示分層分級設(shè)計(jì)思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、邏輯級與電路級從層次和域方面表示的電路的分層分級設(shè)計(jì)系統(tǒng)級行為、性能描述CPU、存儲(chǔ)器、控制器等芯片、電路板、子系統(tǒng)算法級I/O算法硬件模塊、數(shù)據(jù)結(jié)構(gòu)部件間的物理連接RTL級狀態(tài)表ALU、寄存器、MUX微存儲(chǔ)器芯片、宏單元邏輯級布爾方程門、觸發(fā)器單元布圖電路級微分方程晶體管、電阻、電容管子布圖設(shè)計(jì)層次行為設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)物理設(shè)計(jì)5.設(shè)計(jì)過程計(jì)算機(jī)化

計(jì)算機(jī)在集成電路設(shè)計(jì)中的作用是不可取代的。如果說集成電路在最初發(fā)展階段可以用手工進(jìn)行設(shè)計(jì)的話。那麼，隨著電路規(guī)模和電路復(fù)雜度的增大，如今集成電路設(shè)計(jì)離開計(jì)算機(jī)輔助設(shè)計(jì)是無法實(shí)現(xiàn)的。目前，實(shí)際上計(jì)算機(jī)輔助設(shè)計(jì)軟件及工具幾乎滲透了VLSI設(shè)計(jì)的各個(gè)步驟中，這些軟件除了工藝和器件模擬軟件外，通常我們稱之為EDA軟件：工藝模擬(TSUPREM-IV)、器件模擬(Medici)、電路模擬(HSPICE/PSPICE/SMARTSPICE)、邏輯驗(yàn)證(Verilog/VHDL、formalCheck)、版圖驗(yàn)證及參數(shù)提取(Dracula/Diva、Calibre、Herculesa、StarRCXT)、布局/布線工具(SiliconEnsemble、Apollo、Astro)、綜合工具(DesignCompiler、Ambit、Synplicicy、LEONARDO)、計(jì)算機(jī)輔助設(shè)計(jì)(CadenceIC、Synopsys、MentorGraphic)、版圖編輯生成(Virtuso、Ledit)、......。EDA軟件除了IC設(shè)計(jì)軟件外，還包括系統(tǒng)設(shè)計(jì)和PCB設(shè)計(jì)的軟件。二、設(shè)計(jì)信息描述

分類內(nèi)容語言描述(如VHDL語言、Verilog語言等)功能描述與邏輯描述功能設(shè)計(jì)功能圖邏輯設(shè)計(jì)邏輯圖電路設(shè)計(jì)電路圖圖形描述版圖設(shè)計(jì)符號式版圖,版圖舉例：x=a’b+ab’；CMOS與非門；CMOS反相器版圖集成電路設(shè)計(jì)信息的描述主要有圖形描述和語言描述等方式。見下表什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)層次化、結(jié)構(gòu)化設(shè)計(jì)假設(shè)要設(shè)計(jì)一個(gè)4位加法器，不同的設(shè)計(jì)域和不同的設(shè)計(jì)層次有不同的設(shè)計(jì)描述1。行為描述：行為描述可以用布爾方程，輸入輸出值表，也可用標(biāo)準(zhǔn)的高級計(jì)算機(jī)語言或特殊的硬件描述語言（HDL）寫成算法，后者包括VHDL、Verilog。在行為域中有許多抽象的級別，包括算法、RTL和布爾方程式等。隨著這些級別的降低，越來越多的有關(guān)具體實(shí)現(xiàn)的信息變得明顯起來。算法級：

s<=a+b;RTL級：

Si=(ai⊕bi)⊕ci Ci+1=aibi+ci(ai+bi)i=0,1,2,3使用verilog語言：moduleadd4(a,b,c,s,co);input[3:0]a,b;inputc;output[3:0]s;reg[3:0]s;outputco;reg[1:0]i;reg[4:0]carry;

always@(aorborcarry)begin carry[0]=c;

for(i=0;i<=3;i=i+1)begin

s[i]=a[i]^b[i]^carry[i];carry[i+1]=a[i]&b[i]|(carry[i]&(a[i]|b[i]));endendassignco=carry[4];endmodule

2。結(jié)構(gòu)描述：一個(gè)結(jié)構(gòu)描述說明的是元件是如何連接起來完成某一功能（或指定的行為）。通常這種描述就是模塊的列表和它們的連接關(guān)系。在結(jié)構(gòu)域，抽象層次包括模塊級、門級、開關(guān)級和電路級，從高到低逐級展示更多的實(shí)現(xiàn)細(xì)節(jié)。4位加法器的結(jié)構(gòu)描述：adderadderadderadderS(0)carry(1)S(1)S(2)S(3)carry(2)carry(3)coca(0)b(0)

a(1)b(1)

a(3)b(3)

a(2)b(2)四位加法器結(jié)構(gòu)圖(4個(gè)一位加法器構(gòu)成)一位加法器結(jié)構(gòu)圖與非門的晶體管級結(jié)構(gòu)圖結(jié)構(gòu)描述的層次關(guān)系：Adder4adderadderadderadderandgorgxorgandgorgxorgandgorgxorgandgorgxorgPMOSNMOSPMOSNMOS······四位加法器的描述層次

adder4b[3:0]a[3:0]s[3:0]cococ+basc物理描述：一個(gè)電路的物理描述是用來說明怎樣構(gòu)造詳細(xì)的元件來產(chǎn)生所要求的結(jié)構(gòu)，完成所要求的功能的。在IC工藝中，物理描述的最低層次是光刻的掩膜信息，也就是各種不同層的版圖，它是制造過程中各種工藝步驟所需要的。4位加法器的物理描述AOutVDDGNDBInOutVDDGND2輸入與非門版圖反相器版圖4位加法器的物理描述一位全加器標(biāo)準(zhǔn)單元版圖4位加法器的物理描述s[3]a[3]b[3]a3s[2]a[2]b[2]a2s[1]a[1]b[1]a1s[0]a[0]b[0]a0C4cadder4(100,400)(100,300)(100,200)(100,100)(100,50)(50,0)(0,75)(0,25)(0,0)(50,100)(100,100)(0,0)ccosbaadderadder4位加法器的物理描述的抽象模塊圖5.2設(shè)計(jì)流程

理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）主要包括三個(gè)階段：系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)

邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)性能和功能描述邏輯和電路編譯器幾何版圖描述版圖編譯器制版及流片統(tǒng)一數(shù)據(jù)庫理想的集成電路設(shè)計(jì)流程如圖是一種理想情況的設(shè)計(jì)流程圖，由于缺少有效的EDA（ElectronicDesignAutomatic)工具，這種技術(shù)至今難以真正付諸實(shí)現(xiàn)。目前的硅編譯器（siliconcompiler）是設(shè)計(jì)自動(dòng)化程度較高的一種設(shè)計(jì)技術(shù)。

(可從算法級、RTL級向下，直接得到掩膜版圖），但真正實(shí)用的硅編譯器還很少?？傮w要求系統(tǒng)功能設(shè)計(jì)寄存器傳輸級描述寄存器傳輸級模擬與驗(yàn)證子系統(tǒng)/功能塊綜合門級邏輯網(wǎng)表邏輯模擬與驗(yàn)證電路模擬與驗(yàn)證版圖生成邏輯圖電路圖最終版圖數(shù)據(jù)與測試向量制版與工藝流片計(jì)算機(jī)輔助測試(ICCAT)生產(chǎn)定型工藝模擬版圖幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查網(wǎng)表一致性檢查和后仿真實(shí)際的分層分級設(shè)計(jì)流程典型的實(shí)際設(shè)計(jì)流程需要較多的人工干預(yù)某些設(shè)計(jì)階段無自動(dòng)設(shè)計(jì)軟件，通過模擬分析軟件來完成設(shè)計(jì)各級設(shè)計(jì)需要驗(yàn)證1、系統(tǒng)功能設(shè)計(jì)（最高層級設(shè)計(jì)）目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿足基本性能要求過程：功能塊劃分，RTL級描述，行為仿真

功能塊劃分(人為，極富經(jīng)驗(yàn)性)

RTL（寄存器傳輸級）描述（RTL級VHDL、Verilog、C/C++、Matlab、Verilog-AMS、SystemC等)

RTL級行為仿真：總體功能和時(shí)序是否正確（各種語言仿真器、SPW、CoCentric等）功能塊劃分原則：既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級別

算法級：包含算法級綜合：將算法級描述轉(zhuǎn)換到

RTL級描述綜合：通過附加一定的約束條件從高一級設(shè)計(jì)層次直接轉(zhuǎn)換到低一級設(shè)計(jì)層次的過程邏輯級：較小規(guī)模電路實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)輸出：語言或功能圖軟件支持：多目標(biāo)多約束條件優(yōu)化問題無自動(dòng)設(shè)計(jì)軟件仿真軟件：VHDL/Verilog仿真器，SystemC仿真器，C/C++，Matlab2、邏輯和電路設(shè)計(jì)概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)；輸出：RTL描述、邏輯電路圖、網(wǎng)表等；一般分?jǐn)?shù)字電路和模擬電路設(shè)計(jì)；不同的電路、不同的工藝條件所采用的設(shè)計(jì)流程會(huì)各不相同；過程：A.數(shù)字電路：RTL級描述

邏輯綜合(Synopsys,Ambit)

邏輯網(wǎng)表

邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行 邏輯模擬數(shù)字電路

設(shè)計(jì)流程:Verilog-XLNC-VerilogModelsimActiveHDLVCSVSSDesignCompiler、Ambit、Leonardo、Synplicity、PhysicalCompilerSTA(StaticTimingAnalyze)電路實(shí)現(xiàn)(包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫完成；沒有單元庫支持：對各單元進(jìn)行電路設(shè)計(jì)，通過電路模擬與分析，預(yù)測電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫；單元庫：一組單元電路的集合；經(jīng)過優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。單元庫由廠家(Foundary)提供，也可由用戶自行建立。

B.模擬電路：尚無良好的綜合軟件

RTL級仿真通過后，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì)原理圖輸入電路模擬與驗(yàn)證模擬單元庫原理圖輸入工具：Composer(Cadence)、ViewDraw(ViewLogic)、Sedit(Tanner)、

電路模擬工具：Hspice(Avanti/Synopsys)、Spectre/Pspice(Cadence)、SmartSpice(Silvaco)、StarSim/Nanosim(Synopsys)

邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖。軟件支持：原理圖軟件、邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件(EDA軟件系統(tǒng)中已集成)。全球著名的EDA軟件Vender：

Cadence

Synopsys(Avanti)MentorGraphic(Innoveda)Magma、Synplify、Aldec、Silvaco、Tanner、Novas等國內(nèi)EDA軟件：Panda(華大)、北理工的VHDL仿真器；FPGA廠商提供的EDA軟件：

Xilinx公司：ISE系列

Altera公司：QuartusII系列

3.版圖設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖，IC設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示，對應(yīng)于光刻的掩膜版。版圖與所采用的制備工藝緊密相關(guān)

版圖設(shè)計(jì)過程：由底向上過程主要是布局布線過程

布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，使芯片面積盡量小。

布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。

版圖設(shè)計(jì)過程:大多數(shù)基于單元庫實(shí)現(xiàn)（1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floorplanning)工具布局布線工具（place&route）

布圖規(guī)劃：在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工布局布線（由底向上：小功能塊到大功能塊）標(biāo)準(zhǔn)單元版圖示例[Brodersen92]標(biāo)準(zhǔn)單元庫版圖示例AOutVDDGNDBInOutVDDGNDnand2版圖inv版圖單元庫中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線布局布線較大的功能塊布局布線布圖規(guī)劃人工版圖設(shè)計(jì)典型過程

Full-Custom,全人工版圖設(shè)計(jì):人工布圖規(guī)劃，設(shè)計(jì)單元，人工布局布線（由底向上：從小功能塊到大功能塊）單元庫中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線布局布線較大的功能塊布局布線布圖規(guī)劃人工版圖設(shè)計(jì)典型過程Full-Custom版圖示例(1)Full-Custom版圖示例(2)

版圖驗(yàn)證與檢查DRC(DesignRuleCheck)：幾何設(shè)計(jì)規(guī)則檢查；對IC的版圖做幾何空間檢查，保證能在特定的工藝條件下實(shí)現(xiàn)所設(shè)計(jì)的電路，并保證一定的成品率；

ERC(ElectricalRuleCheck)：電學(xué)規(guī)則檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性；

LVS(LoyoutversusSchematic)：網(wǎng)表一致性檢查；將版圖提出的網(wǎng)表和原理圖的網(wǎng)表進(jìn)行比較，檢查電路連接關(guān)系是否正確，MOS晶體管的長/寬尺寸是否匹配，電阻/電容值是否正確等；LPE(LayoutParameterExtraction)：版圖寄生參數(shù)提??；從版圖中提取晶體管的尺寸、結(jié)點(diǎn)的寄生電容、連線的寄生電阻等參數(shù)，并產(chǎn)生SPICE格式的網(wǎng)表，用于后仿真驗(yàn)證；

POSTSIM：后仿真，檢查版圖寄生參數(shù)對設(shè)計(jì)的影響；提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進(jìn)行開關(guān)級邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等，并產(chǎn)生測試向量。軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證版圖編輯軟件：Vertuso、TannerLedit、Panda標(biāo)準(zhǔn)單元自動(dòng)布局布線軟件：

SiliconEnsamble、Apollo、Astro版圖驗(yàn)證：Dracula/Diva、Calibre、Hercules、TannerLVS

5.3設(shè)計(jì)規(guī)則一、設(shè)計(jì)規(guī)則

IC設(shè)計(jì)與工藝制備之間的接口制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來的問題，盡可能地提高電路制備的成品率什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。芯片上每個(gè)器件以及互連線都占有有限的面積。它們的幾何圖形由電路設(shè)計(jì)者來確定。設(shè)計(jì)者在確定幾何圖形時(shí)，要受到兩個(gè)因素的影響：光刻精度和電學(xué)參數(shù)。從圖形如何精確地光刻到芯片上出發(fā)，可以確定一些對幾何圖形的最小尺寸限制規(guī)則，這些規(guī)則被稱為設(shè)計(jì)規(guī)則。芯片上每個(gè)器件以及互連線都占有有限的面積。它們的幾何圖形由電路設(shè)計(jì)者來確定。設(shè)計(jì)規(guī)則是IC工程師和工藝工程師之間相互制約的手段，兩者溝通的橋梁，通過設(shè)計(jì)規(guī)則，電路工程師不必了解工藝細(xì)節(jié)就可以成功的設(shè)計(jì)出電路；而工藝工程師也不需要了解電路內(nèi)容就可以成功的制造出電路。設(shè)計(jì)規(guī)則是電路性能和成品率之間的折中，設(shè)計(jì)規(guī)則保守則成品率高，但電路面積大、性能差一些；設(shè)計(jì)規(guī)則激進(jìn)，則電路性能好、面積小，但成品率低。IC制造中造成工藝偏差的因素主要包括：掩膜版的對準(zhǔn)偏差；塵埃顆粒；工藝參數(shù)(例如：橫向擴(kuò)散、橫向腐蝕等)；表面不平整；設(shè)計(jì)規(guī)則的內(nèi)容DesignRule通常包括相同層和不同層之間的下列規(guī)定：最小線寬MinimumWidth

最小間距MinimumSpacing

最小延伸MinimumExtension

最小包圍

MinimumEnclosure

最小覆蓋MinimumOverlay設(shè)計(jì)規(guī)則的兩種表示方法以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為

的倍數(shù)

與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸舉例：見書P135以微米為單位：每個(gè)尺寸之間沒有必然的比例關(guān)系，提高每一尺寸的合理度；簡化度不高舉例：見書P137

IC設(shè)計(jì)流程視具體系統(tǒng)而定隨著ICCAD系統(tǒng)的發(fā)展，IC設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì)正向設(shè)計(jì)，逆向設(shè)計(jì)

SoC:IP（IntelligentProprietary）庫(優(yōu)化設(shè)計(jì))軟核：行為級描述firmIP:門級

hardIP:版圖級，

D/AA/DDRAM，優(yōu)化的深亞微米電路等

IC設(shè)計(jì)與電路制備相對獨(dú)立的新模式

Foundry的出現(xiàn)VDSM（VeryDeepSubMicrometer）超深亞微米電路設(shè)計(jì)對設(shè)計(jì)流程的影響VDSM電路設(shè)計(jì)對設(shè)計(jì)流程的影響時(shí)序問題突出，互連延遲超過門延遲，邏輯設(shè)計(jì)用的互連延遲模型與實(shí)際互連延遲特性不一致，通過邏輯設(shè)計(jì)的時(shí)序在布局布線后不符合要求。在邏輯設(shè)計(jì)階段加入物理設(shè)計(jì)的數(shù)據(jù)綜合優(yōu)化中的關(guān)鍵路徑以SDF（StandardDelayFormat）格式傳給布圖規(guī)劃，初步的連線延遲再傳給綜合優(yōu)化工具（以PDEF格式）布局后將更精確的互連信息通過FLOORPLANTOOL傳給綜合優(yōu)化工具，進(jìn)行布局迭代時(shí)延驅(qū)動(dòng)布線，完成后進(jìn)行延遲計(jì)算和時(shí)序分析，布線迭代VDSM電路設(shè)計(jì)對設(shè)計(jì)流程的影響布圖時(shí)面向互連，先布互連網(wǎng)，再布模塊集成度提高：可重用（REUSE）模塊

IP（IntellectualProperty）（知識產(chǎn)權(quán)）模塊針對各IP模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對IP模塊等已設(shè)計(jì)好的模塊進(jìn)行處理功耗問題，尤其高層次設(shè)計(jì)中考慮布圖中寄生參數(shù)提取變成三維問題二、布圖設(shè)計(jì)方法（布圖風(fēng)格劃分）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計(jì)方法設(shè)計(jì)方法選取的主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠性等最主要的：設(shè)計(jì)成本在芯片成本中所占比例芯片成本CT：小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積CD為設(shè)計(jì)開發(fā)費(fèi)用，CP為每片硅片的工藝費(fèi)用；V為生產(chǎn)數(shù)量，y為成品率；n為每個(gè)硅片上的芯片數(shù)目。三、全定制設(shè)計(jì)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小設(shè)計(jì)周期長，設(shè)計(jì)成本高，適用于性能要求極高或批量很大的產(chǎn)品，如CPU、RAM等模擬電路由于設(shè)計(jì)軟件的限制，通常也采用全定制設(shè)計(jì)；早期電路全部采用全定制方法；符號式版圖設(shè)計(jì)：用一組事先定義好的符號來表示版圖中不同層版之間的信息，通過自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換舉例：棍圖：棍形符號、不同顏色不必考慮設(shè)計(jì)規(guī)則的要求；設(shè)計(jì)靈活性大符號間距不固定，進(jìn)行版圖壓縮，減小芯片面積微米設(shè)計(jì)規(guī)則舉例范例：1P3M雙阱CMOS工藝設(shè)計(jì)規(guī)則棍圖轉(zhuǎn)換成版圖5.4專用集成電路的設(shè)計(jì)方法專用集成電路（ASIC：Application-SpecificIntegratedCircuit）（相對通用電路而言）針對某一應(yīng)用或某一客戶的特殊要求設(shè)計(jì)的集成電路批量小、單片功能強(qiáng)：降低設(shè)計(jì)開發(fā)費(fèi)用主要的ASIC設(shè)計(jì)方法：門陣列設(shè)計(jì)方法：半定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制掩膜版方法積木塊設(shè)計(jì)方法：定制可編程邏輯器件設(shè)計(jì)方法一、門陣列設(shè)計(jì)方法（GA方法）概念：形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實(shí)現(xiàn)所需電路功能

采用母片半定制技術(shù)1.門陣列結(jié)構(gòu)單元區(qū)結(jié)構(gòu)：(見下頁圖)

輸入/輸出單元：芯片四周舉例：(見下頁圖)輸入、輸出、電源輸入保護(hù)(防止柵擊穿)：嵌位二極管、保護(hù)電阻輸出驅(qū)動(dòng)：寬長比大的器件（梳狀或馬蹄狀）未使用的單元已經(jīng)使用的單元

(4-輸入NOR)門陣列單元邏輯單元行布線通道門陣列母片I/O及壓焊塊門陣列基本單元(4管單元)2.門陣列設(shè)計(jì)流程寄存器傳輸級行為描述邏輯網(wǎng)表邏輯模擬制版/流片/測試/封裝設(shè)計(jì)中心Foundry向Foundry提供網(wǎng)表布局布線掩膜版圖版圖檢查/網(wǎng)表和參數(shù)提取/網(wǎng)表一致性檢查后仿真產(chǎn)生測試向量行為仿真邏輯圖綜合生成延遲文件單元庫3.門陣列方法的設(shè)計(jì)特點(diǎn)門陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對較少的電路不足：設(shè)計(jì)靈活性較低；門利用率低；芯片面積浪費(fèi);速度較低；功耗較大。4.門海技術(shù)門海設(shè)計(jì)技術(shù)：一對不共柵的P管和N管組成的基本單元鋪滿整個(gè)芯片，布線通道不確定（可將基本單元鏈改成無用器件區(qū)走線），宏單元連線在無用器件區(qū)上進(jìn)行提出了“無通道”概念的門海結(jié)構(gòu)，單元四周均可布線，而且布線通道可調(diào)門利用率高，集成密度大，布線靈活，保證布線布通率仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用門海(Sea-of-Gate)隨機(jī)邏輯MemorySubsystemLSILogicLEA300K(0.6mmCMOS)PMOSNMOS基本單元5.設(shè)計(jì)方法激光掃描陣列：特殊的門陣列設(shè)計(jì)方法對于一個(gè)特殊結(jié)構(gòu)的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)連接，用專門的激光掃描光刻設(shè)備切斷不需要連接處的連線，實(shí)現(xiàn)ASIC(專用途集成電路)功能。只需一步刻鋁工藝，加工周期短；采用激光掃描曝光，省去了常規(guī)門陣列方法中的制版工藝。但制備時(shí)間較長。一般用于小批量(200～2000塊)ASIC的制造二、標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）

1.標(biāo)準(zhǔn)單元設(shè)計(jì)方法一種庫單元設(shè)計(jì)方法，屬基于單元的布圖方法需要全套掩膜版：定制方法概念：從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。一種典型的標(biāo)準(zhǔn)單元陣列的版圖布局標(biāo)準(zhǔn)單元庫：標(biāo)準(zhǔn)單元庫中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證描述電路單元在不同層級的屬性的一組數(shù)據(jù)邏輯符號（L）：單元名稱與符號、I/O端：用于邏輯圖功能描述電路結(jié)構(gòu)、電學(xué)指標(biāo)拓?fù)浒鎴D（O）：拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱掩膜版圖（A）舉例：不同設(shè)計(jì)階段調(diào)用不同描述

單元名稱與符號、I/O端拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱

標(biāo)準(zhǔn)單元庫主要包括與非門、或非門、觸發(fā)器、鎖存器、移位寄存器加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等較大規(guī)模單元模擬單元模塊：振蕩器、比較器等

同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇。例如，反相器可以有輸出級、輸入級、緩沖級，輸出級的反相器需要考慮驅(qū)動(dòng)，而輸入級則不需要作此考慮。2.標(biāo)準(zhǔn)單元設(shè)計(jì)基本排列形式：雙邊I/O、單邊I/O、連線單元（單層布線中用得較多、跨單元連線）走線：電源和地線一般要求從單元左右邊進(jìn)出，信號端從上下進(jìn)出?？梢栽趩卧獌?nèi)部或單元邊界電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口電源線水平金屬線，信號線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅，單元之間連線在走線通道內(nèi)單元拼接

保證阱區(qū)能連接上單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線）

SC方法設(shè)計(jì)流程與門陣列類似

SC方法設(shè)計(jì)流程與門陣列類似

SC方法特點(diǎn)：需要全套掩膜版，屬于定制設(shè)計(jì)方法門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大較高的芯片利用率和連線布通率依賴于標(biāo)準(zhǔn)單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時(shí)適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)SC方法目前已經(jīng)成為當(dāng)今ASIC設(shè)計(jì)應(yīng)用最廣泛的設(shè)計(jì)方法；Why？1.

SC方法可以100%充分利用硅片的面積，100%的利用I/OPad；2.SC方法可以兼顧電路的性能，布局布線的自由度很大；3.由于Foundry可以為其客戶提供高質(zhì)量的標(biāo)準(zhǔn)單元庫，因此建庫對于設(shè)計(jì)者來說已經(jīng)不是一個(gè)很大的問題。3.積木塊設(shè)計(jì)方法：BBL方法

（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：任意形狀的單元（一般為矩形或“L”型）、任意位置、無布線通道(根據(jù)需要分配)BBL單元：單元規(guī)模一般比SC單元大，如較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)，設(shè)計(jì)好的單元存入庫內(nèi)設(shè)計(jì)過程：可以基于Foundry提供的單元庫，更提倡用自己的單元庫

平面布置：影響延遲的單元靠近安放

軟件預(yù)估性能

詳細(xì)布圖

后仿真

BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能上得到最佳的優(yōu)化布圖算法發(fā)展中：通道不規(guī)則，連線端口在單元四周，位置不規(guī)則積木塊設(shè)計(jì)方法：BBL方法標(biāo)準(zhǔn)單元設(shè)計(jì)的功能塊模擬電路功能塊其他功能塊，如RAM、ROM等三、可編程邏輯器件設(shè)計(jì)方法（PLD方法）概念：用戶通過生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場編程和制造，或者通過對與或矩陣進(jìn)行掩膜編程，得到所需的專用集成電路編程方式：現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。掩膜編程：通過設(shè)計(jì)掩膜版圖來實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)?？删幊踢壿嬈骷诸?/p>

ROM、EPROM、EEPROM、PLA、PAL、GAL1?？删幊踢壿嬯嚵校≒LA）：實(shí)現(xiàn)數(shù)字邏輯基本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯，由輸入變量組成“與”矩陣，并將其輸出饋入到“或”矩陣，設(shè)計(jì)人員通過對與—或矩陣進(jìn)行編程處理，得到所需要的邏輯功能?；窘Y(jié)構(gòu)：PLA基本結(jié)構(gòu)將“與”矩陣或“或”矩陣的格點(diǎn)上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實(shí)現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的，晶體管的選擇可以通過對PLA器件的電編程實(shí)現(xiàn)，如：如果PLA格點(diǎn)上MOS管的柵極用熔絲連接，對不需要MOS管的位置通以較大的脈沖電流，將熔絲熔斷，則該格點(diǎn)不連通，從而實(shí)現(xiàn)編程。PLA結(jié)構(gòu)PLA的內(nèi)部結(jié)構(gòu)在簡單PLD中有最高的靈活性。PLA處理邏輯功能較靈活，但比較浪費(fèi)，編程工具花費(fèi)也大舉例：盡量采用“或非”門2X4X2PLA的電路結(jié)構(gòu)（其中箭頭代表接地）2.可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)

PAL：固定或矩陣（饋入“或”門八個(gè)輸入端即可滿足邏輯組合要求），可編與矩陣（輸入項(xiàng)可增多）結(jié)構(gòu)簡化、工藝簡單現(xiàn)場編程,一次編程(熔絲工藝)不同輸出結(jié)構(gòu)選用不同的PAL器件,例如可編程I/O組合型、有寄存器反饋的寄存器型GAL：邏輯陣列結(jié)構(gòu)與PAL類似，固定或矩陣：浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時(shí)，浮柵上將存儲(chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程提高可編程速度和器件速度電擦寫，可重復(fù)編程，不需要窗口式的封裝輸出邏輯單元有一些考慮：可編程可重新配置，可適應(yīng)不同系統(tǒng)需要具有安全保護(hù)單元,外界無法從器件中讀出二進(jìn)制編程編碼編程方式：現(xiàn)場編程PLA、PAL、GAL的設(shè)計(jì)流程：

功能、邏輯設(shè)計(jì)網(wǎng)表編程文件

PLD器件設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開發(fā)編程軟件硬件編程器

PAL和GAL的器件密度較低，幾百門近年來出現(xiàn)高密度可編程邏輯器件HDPLD、

系統(tǒng)內(nèi)編程邏輯器件IS-PLDLattice的pLSI1000,2000,3000系列，14000門

HDPLD：集總布線區(qū)（GRP：globalroutingpool）：用于內(nèi)部邏輯連接四周通用邏輯塊（GLB）、輸出布線區(qū)（ORP：GLB輸出與管腳之間互連）輸入總線IB

可實(shí)現(xiàn)高速控制器等，DSP、數(shù)據(jù)加密等子系統(tǒng)系統(tǒng)內(nèi)編程邏輯器件IS-PLD（insystem-programmablelogicdevice）：帶串行接口及使能端（用作串口或正常信號端）串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、模式選擇具有GAL和HDPLD的可編程、再配置功能可編程、再配置在系統(tǒng)內(nèi)或PCB板上進(jìn)行消除管腳多次彎曲易于進(jìn)行電路版級測試一塊電路板有不同功能：硬件軟件化四、現(xiàn)場可編程門陣列(FPGA)

（邏輯單元陣列）集成度高，使用靈活，引腳數(shù)多(可多達(dá)100多條)，可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurablelogicblock）排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊IOB可編程的內(nèi)部連線：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開關(guān)矩陣

CLB、IOB的配置及內(nèi)連編程通過存儲(chǔ)器單元陣列實(shí)現(xiàn)結(jié)構(gòu)邏輯單元陣列結(jié)構(gòu)（LCA）

可配置的邏輯塊（CLB）、I/O功能塊（IOB）、互連區(qū)

復(fù)合PLD結(jié)構(gòu)（CPLD）：PLD邏輯塊和互連區(qū)FPGA結(jié)構(gòu)原理圖內(nèi)部結(jié)構(gòu)稱為LCA（LogicCellArray）由三個(gè)部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部連線（PIC）CLB包含多個(gè)邏輯單元PICIOB不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurablelogicblock）排成陣列，功能塊間為互連區(qū)，四周為輸入/輸出功能塊IOB可編程的內(nèi)部連線：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開關(guān)矩陣LCA結(jié)構(gòu)示意圖CLB、IOB的配置及內(nèi)連編程通過存儲(chǔ)器單元陣列實(shí)現(xiàn)邏輯單元內(nèi)部結(jié)構(gòu)查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊級連的方式查找表的基本原理N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊級連的方式CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000S系列）邏輯陣列模塊I/O單元連線資源邏輯陣列模塊中包含多個(gè)宏單元宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程觸發(fā)器如何實(shí)現(xiàn)功能？存儲(chǔ)器單元陣列中裝入配置程序

存儲(chǔ)器單元陣列中各單元狀態(tài)

控制CLB的可選配置端、多路選擇端

控制IOB的可選配置端

控制通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系被控制端或互連點(diǎn)與存儲(chǔ)器單元一一對應(yīng)

LCA結(jié)構(gòu)FPGA的設(shè)計(jì)流程：軟件開發(fā)系統(tǒng)XACT

現(xiàn)場編程XILINX：用SRAM存儲(chǔ)內(nèi)容控制互連：允許修改

配置程序——存儲(chǔ)器單元陣列中各單元狀態(tài)——控制CLB的可選配置端、多路選擇端

控制IOB的可選配置端

控制通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系A(chǔ)CTEL：可熔通的點(diǎn)，不可逆，易于保密適用：200塊以下的原型設(shè)計(jì)

PLD和FPGA設(shè)計(jì)方法的特點(diǎn)現(xiàn)場編程：功能、邏輯設(shè)計(jì)網(wǎng)表編程文件

PLD器件掩膜編程：PLA版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開發(fā)編程軟件硬件編程器FPGA與CPLD的區(qū)別(1)CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable程序存儲(chǔ)內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密FPGA與CPLD的區(qū)別(2)FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。FPGA與CPLD的區(qū)別(3)FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。FPGA與CPLD的區(qū)別(4)FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。FPGA與CPLD的區(qū)別(5)FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時(shí)不易控制，要求開發(fā)