CMOS數(shù)字集成電路智慧樹知到期末考試答案章節(jié)答案2024年寧波大學(xué)

CMOS數(shù)字集成電路智慧樹知到期末考試答案+章節(jié)答案2024年寧波大學(xué)亞閾值電流會導(dǎo)致數(shù)字電路的靜態(tài)功耗，因而希望其越小越好。（）

答案:對組合邏輯電路的輸出僅與當(dāng)前的輸入數(shù)據(jù)有關(guān)。（）

答案:對由于控制熱載流子效應(yīng)，在深亞微米工藝中一般都降低電源電壓。（）

答案:對單穩(wěn)元件是每當(dāng)其靜止?fàn)顟B(tài)受到一個(gè)脈沖或一個(gè)翻轉(zhuǎn)事件觸發(fā)時(shí)就產(chǎn)生一個(gè)寬度確定的脈沖電路。（）

答案:對偽NMOS門的一個(gè)主要缺點(diǎn)是當(dāng)輸出為低時(shí)，通過存在于VDD和GND之間的直接電流通路會引起靜態(tài)功耗。（）

答案:對DCVSL電路由于可以實(shí)現(xiàn)從VDD到GND的輸出擺幅，因而是無比電路。（）

答案:錯真單相鐘控鎖存器TSPC可以將邏輯功能嵌入到鎖存器中。（）

答案:對邏輯門的動態(tài)功耗可以通過減小它的實(shí)際電容和開關(guān)活動性來降低。（）

答案:對實(shí)現(xiàn)相同的邏輯功能，只改變電路的拓?fù)浣Y(jié)構(gòu)無法降低它的功耗。（）

答案:錯對于一個(gè)柵長L和柵寬W都較小的小尺寸晶體管，短溝道和窄溝道效應(yīng)常常會互相抵消。（）

答案:對雙穩(wěn)電路通常由兩個(gè)傳輸門交叉耦合形成。（）

答案:錯使工藝尺寸變小是減少一個(gè)門的面積、傳播延時(shí)以及功耗的有效手段。（）

答案:對MOS的襯底電壓對閾值電壓沒有影響。（）

答案:錯鎖存型的流水線電路也可以采用C2MOS鎖存器來實(shí)現(xiàn)，只要鎖存器之間的所有邏輯功能塊不是反相的，C2MOS的流水線電路即是無競爭的。（）

答案:對Flash存儲器兩個(gè)可靠性方面的度量指標(biāo)是它的保持時(shí)間和耐久性。（）

答案:對離子注入后必須進(jìn)行退火工序。（）

答案:對如果反相器的延時(shí)主要受扇出和導(dǎo)線等外部電容的影響，那么改變晶體管的尺寸就可能有助于提高性能。（）

答案:對對于大容量DRAM，開式位線具有較高的信噪比。（）

答案:錯靜態(tài)噪聲容限度量了在失去一個(gè)穩(wěn)定狀態(tài)之前(在保持或讀期間)，或在第二個(gè)穩(wěn)定狀態(tài)建立之前(在寫期間)，允許在兩個(gè)交叉耦合反相器的輸入端上加上多大的噪聲。（）

答案:對靜態(tài)功耗正比于開關(guān)頻率。（）

答案:錯以下哪些方法可以減小反相器的傳播延時(shí)（）。

答案:增加晶體管的寬長比W/L;提高電源電壓VDD;減小負(fù)載電容CL對于多米諾邏輯，下面說法正確的是（）。

答案:由于每一個(gè)動態(tài)門都有一個(gè)靜態(tài)反相器，因此它只能實(shí)現(xiàn)非反相邏輯;可以達(dá)到非常高的速度：只存在上升沿的延時(shí)，而tpHL等于零對于差分傳輸管邏輯門，下面說法正確的是（）。

答案:屬于靜態(tài)門類型，輸出節(jié)點(diǎn)總是通過一個(gè)低阻路徑連到VDD或GND;具有模塊化的特點(diǎn);由于電路是差分方式，所以總是存在互補(bǔ)的數(shù)據(jù)輸入和輸出為了避免閂鎖效應(yīng)，下面說法正確的是（）。

答案:使n阱寄生電阻Rnwell最小;使襯底寄生電阻Rpsubs最小對于動態(tài)邏輯門，下面說法正確的是（）。

答案:具有較快的開關(guān)速度;是無比的邏輯門;只有動態(tài)功耗;晶體管的數(shù)目為N+2

答案:位線首先預(yù)充電至VDD/2，然后字線電壓上升，電容與位線分享電荷，使位線電壓變化ΔV的量并能被檢測到;讀操作將改變x處的單元電平，單元在每次讀操作后必須重新寫入;單元電容應(yīng)足夠大才能提供合理的位線電壓擺幅下面哪些方法可以降低邏輯電路的開關(guān)活動性（）。

答案:輸入排序;邏輯重組;分時(shí)復(fù)用資源;通過均衡信號路徑來減少毛刺下面對于np-CMOS的描述中，正確的是（）。

答案:利用了n型樹和p型樹邏輯門之間的對偶性來消除串級問題;由于在邏輯網(wǎng)絡(luò)中PMOS管的電流驅(qū)動較弱，所以p型樹模塊比n型樹模塊更慢;交替使用n型和p型的動態(tài)邏輯，因而避免了在關(guān)鍵路徑中由多米諾邏輯引入的額外靜態(tài)反相器;由于缺少緩沖器，在門之間也存在與動態(tài)節(jié)點(diǎn)的連線動態(tài)邏輯在功耗方面的缺點(diǎn)有哪些（）。

答案:當(dāng)增加抗漏電器件時(shí)，可能會有短路功耗存在;動態(tài)邏輯的時(shí)鐘功耗可以很大，因?yàn)闀r(shí)鐘節(jié)點(diǎn)在每一個(gè)時(shí)鐘周期都肯定有一個(gè)翻轉(zhuǎn);晶體管的數(shù)目大于實(shí)現(xiàn)該邏輯所要求的最小一組晶體管;由于周期性的預(yù)充電和放電操作，動態(tài)邏輯通常表現(xiàn)出較高的開關(guān)活動性對于先進(jìn)先出(FIFO)隊(duì)列，下面說法正確的是（）。

答案:常用來在兩個(gè)異步數(shù)據(jù)流之間緩沖數(shù)據(jù);讀操作時(shí)，讀指針提前指向下一個(gè)單元，如果它趕上寫指針，那么FIFO就再次處于EMPTY(空)狀態(tài);復(fù)位時(shí)，讀和寫指針都初始化指向第一個(gè)單元，并且FIFO處于EMPTY(空)狀態(tài);寫操作時(shí)，寫指針提前指向下一個(gè)單元，如果它即將趕上讀指針，那么FIFO就處于FULL(滿)狀態(tài)

答案:A=B=0→1采用互補(bǔ)CMOS邏輯實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門所需要的晶體管數(shù)目為（）。

答案:2N在設(shè)計(jì)靜態(tài)CMOS電路時(shí)，若希望使噪聲容限最大并得到對稱的特性，可使用如下哪種方法（）。

答案:使PMOS部分比NMOS部分寬以均衡晶體管的驅(qū)動強(qiáng)度增大輸入信號上升下降時(shí)間對短路功耗有何影響（）。

答案:增加短路功耗對于偽NMOS電路，為了使VOL盡可能小，下面哪個(gè)說法是正確的（）。

答案:PMOS器件的尺寸應(yīng)當(dāng)明顯小于NMOS下拉器件的尺寸

答案:2.0VCMOS反相器輸出由低至高翻轉(zhuǎn)結(jié)束后，保存在負(fù)載電容上的能量為（）。

答案:

答案:A=B=0→1下面哪個(gè)措施不能降低反相器的動態(tài)功耗（）。

答案:增大閾值電壓動態(tài)邏輯中，若只考慮電荷泄露因素，求值階段處于高阻態(tài)的輸出電壓將降低至（）。

答案:由電路參數(shù)決定的一個(gè)中間電壓上

答案:0采用偽NMOS技術(shù)實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門所需要的晶體管數(shù)目為（）。

答案:N+1

答案:互補(bǔ)CMOS邏輯中，上拉網(wǎng)絡(luò)中器件并聯(lián)相當(dāng)于（）操作。

答案:與非在動態(tài)CMOS電路的預(yù)充電階段，輸出電平為（）。

答案:VDD要對硅片刻蝕一個(gè)窗口，之后再進(jìn)行離子注入，下面描述的操作步驟，正確的工藝順序?yàn)椋ǎ?。①光刻膠的顯影和烘干；②旋轉(zhuǎn)、清洗和干燥；③光刻機(jī)曝光；④酸刻蝕⑤涂光刻膠⑥去除光刻膠⑦離子注入

答案:⑤③①④②⑦⑥在動態(tài)邏輯門中，NMOS求值管在求值階段為（）。

答案:導(dǎo)通狀態(tài)，且處于深線性區(qū)互補(bǔ)CMOS邏輯中，上拉網(wǎng)絡(luò)中器件串聯(lián)相當(dāng)于（）操作。

答案:或非環(huán)振電路一般是由（）個(gè)反相器連成的環(huán)狀鏈構(gòu)成的。

答案:奇數(shù)

答案:3個(gè)反相器的延時(shí)，加上1個(gè)傳輸門的延時(shí)DRAM具有以下哪些特性（）。

答案:基本單元比SRAM小;單元必須被周期性地讀出并刷新;存儲內(nèi)容作為電荷存放在電容上而不是采用反饋環(huán)的方式

答案:交叉耦合反相器中的NMOS下拉管必須最強(qiáng)，存取管中等強(qiáng)，而PMOS上拉管必須最弱

答案:編程0SRAM列電路通常包括位線預(yù)置電路、寫驅(qū)動器、位線檢測電路以及列多路開關(guān)。（）

答案:對SRAM具有以下哪些特性（）。

答案:比觸發(fā)器密度高;比DRAM快;與標(biāo)準(zhǔn)CMOS工藝兼容;比DRAM容易使用對于正沿觸發(fā)的寄存器，輸出在一個(gè)時(shí)鐘周期內(nèi)最多翻轉(zhuǎn)一次。（）

答案:對

答案:采樣

答案:1建立時(shí)間是在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間。（）

答案:對

答案:

答案:

答案:互補(bǔ)CMOS邏輯中，下拉網(wǎng)絡(luò)中器件并聯(lián)相當(dāng)于（）操作。

答案:或動態(tài)邏輯中哪些因素會破壞信號完整性（）。

答案:電荷泄漏;電荷分享;時(shí)鐘饋通;電容耦合建立時(shí)間是在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間，這周說法是正確的嗎。（）

答案:對CMOS反相器輸出由低至高翻轉(zhuǎn)的過程中，電源提供的能量為（）。

答案:關(guān)于靜態(tài)CMOS反相器，下面說法正確的是（）。

答案:在穩(wěn)態(tài)工作情況下電源線和地線之可沒有直接的通路，意味著該門并不消耗任何靜態(tài)功率;穩(wěn)態(tài)時(shí)在輸出和VDD或GND之間總存在一條具有有限電阻的通路;輸出高電平和低電平分別為VDD和GND;邏輯電平與器件的尺寸無關(guān)假設(shè)一個(gè)反相器電路，NMOS的等效電阻為Reqn，PMOS的等效電阻為Reqp，輸出負(fù)載電容為CL，那么該門由高至低的傳播延時(shí)為（）。

答案:下面哪些方法可以減小反相器的傳播延時(shí)（）。

答案:減小輸出電容;減小晶體管導(dǎo)通電阻;增大電源電壓反相器的延時(shí)只取決于它的外部負(fù)載電容與輸入電容間的比值。（）

答案:對發(fā)生閂鎖效應(yīng)會使CMOS電路（）。

答案:失效或燒毀MOS的漏極電壓對閾值電壓沒有影響。（）

答案:錯熱載流子效應(yīng)會使器件（）。

答案:NMOS閾值電壓增加下面哪些參數(shù)會影響MOS的閾值電壓（）。

答案:襯底摻雜濃度;柵氧化層厚度;源極與襯底的電壓差關(guān)于速度飽和，下面說法正確的是（）。

答案:對于相同的寬長比，飽和電流小于由于溝道夾斷而產(chǎn)生的飽和電流;通常發(fā)生于短溝器件中;PMOS中速度飽和效應(yīng)不太明顯壓焊技術(shù)的主要缺點(diǎn)有（）。

答案:導(dǎo)線的連接必須一個(gè)接一個(gè)依次進(jìn)行，隨著引線數(shù)目的增加會使制造時(shí)間較長;較多的引線數(shù)目使設(shè)計(jì)一個(gè)能避免線間短路的壓焊形式更加困難;壓焊線具有較高的自感以及與相鄰信號線之間的互感;由于制造過程和不規(guī)則的出線使寄生參數(shù)的確切值很難預(yù)測在晶圓表面形成多晶硅通常采用哪種工藝步驟（）。

答案:化學(xué)氣相淀積以下哪些工藝步驟屬于光刻工藝（）。

答案:光刻機(jī)曝光;涂光刻膠;顯影與烘干封裝的冷卻效率取決于包括封裝襯底和主體在內(nèi)的封裝材料的熱阻、封裝的結(jié)構(gòu)以及在封裝和冷卻介質(zhì)之間熱傳導(dǎo)的效率。（）

答案:對淀積金屬層時(shí)，需要晶圓表面保持適度的平整，表面平坦化通常需要哪種工藝（）。

答案:化學(xué)機(jī)械拋光一個(gè)理想的反相器具有如下哪些特性（）。

答案:高電平和低電平噪聲容限均等于電壓擺幅的一半;