《專用集成電路設(shè)計(jì)基礎(chǔ)教程》課件第6章

6.1全定制設(shè)計(jì)方法（Full-CustomDesignApproach）6.2半定制設(shè)計(jì)方法（Semi-CustomDesignApproach）6.3可編程邏輯器件（PLD）設(shè)計(jì)方法6.4現(xiàn)場可編程門陣列（FPGA）設(shè)計(jì)方法6.5不同設(shè)計(jì)方法的比較第6章專用集成電路設(shè)計(jì)方法

6.1全定制設(shè)計(jì)方法(Full-Custom

DesignApproach)

全定制設(shè)計(jì)方法(Full-CustomDesignApproach)是利用各種EDA工具，從每個(gè)半導(dǎo)體器件的圖形、尺寸開始設(shè)計(jì)，直至整個(gè)版圖的布局、布線等完成。在全定制ASIC中，設(shè)計(jì)人員不使用已預(yù)先測試和具有預(yù)定特性的單元去進(jìn)行全部或部分設(shè)計(jì)。原因可能是現(xiàn)有的單元庫速度不夠快、邏輯單元不夠小或功耗太大。當(dāng)采用新的或?qū)ｉT的ASIC工藝因而無現(xiàn)成單元庫或因ASIC太特殊必須定制設(shè)計(jì)某些電路時(shí)，也需要使用全定制設(shè)計(jì)。在全定制設(shè)計(jì)方法中，當(dāng)確定了芯片的功能、性能、允許的芯片面積和成本后，設(shè)計(jì)人員要對結(jié)構(gòu)、邏輯、電路等各個(gè)層次進(jìn)行精心的設(shè)計(jì)，對不同方案進(jìn)行反復(fù)比較，特別要對影響性能的關(guān)鍵路徑作出深入的分析，一旦確定以后就進(jìn)入全定制版圖設(shè)計(jì)階段。

全定制版圖設(shè)計(jì)的特點(diǎn)是針對每個(gè)晶體管進(jìn)行電路參數(shù)和版圖優(yōu)化，以獲得最佳的性能(包括速度和功耗)以及最小的芯片面積。通常利用人機(jī)交互式圖形編輯系統(tǒng)，由版圖設(shè)計(jì)人員設(shè)計(jì)版圖中各個(gè)器件及器件間的連線。利用全定制方法進(jìn)行設(shè)計(jì)時(shí)，除了要求有人機(jī)交互的圖形編輯系統(tǒng)支持外，還要求有完整的檢查和驗(yàn)證的EDA工具。這些工具包括設(shè)計(jì)規(guī)則檢查(DRC)、電學(xué)規(guī)則檢查(ERC)、連接性檢查、版圖參數(shù)提取(LPE)、電路圖提取、版圖與電路圖一致性檢查(LVS)等。通過這些工具可發(fā)現(xiàn)人機(jī)交互過程中所造成的版圖上的某些錯(cuò)誤，然后加以徹底糾正。但這種設(shè)計(jì)方法要求設(shè)計(jì)者具有微電子技術(shù)和生產(chǎn)工藝等方面的專業(yè)知識，以及一定的設(shè)計(jì)經(jīng)驗(yàn)。而且全定制方法的設(shè)計(jì)周期長，查錯(cuò)困難且設(shè)計(jì)成本較高。

6.2半定制設(shè)計(jì)方法(Semi-Custom

DesignApproach)

半定制設(shè)計(jì)方法(Semi-CustomDesignApproach)適用于要求設(shè)計(jì)成本較低、設(shè)計(jì)周期較短而生產(chǎn)批量比較小的芯片設(shè)計(jì)。一般采用此種方法可迅速設(shè)計(jì)出產(chǎn)品并投入市場，在占領(lǐng)市場后再用其他方法進(jìn)行一次“再設(shè)計(jì)”。半定制的含意就是對一批芯片作“單獨(dú)處理”，即單獨(dú)設(shè)計(jì)和制作接觸孔和連線以完成特定的電路要求。這樣就使從設(shè)計(jì)到芯片制作完成的整個(gè)周期大大縮短，因而設(shè)計(jì)和制造成本大大下降。但基于門陣列的ASIC半定制設(shè)計(jì)方法的門利用率較低，芯片面積比起全定制設(shè)計(jì)的芯片要大。

半定制法可分為標(biāo)準(zhǔn)單元和門陣列兩種設(shè)計(jì)方法。6.2.1標(biāo)準(zhǔn)單元設(shè)計(jì)方法

1.概述

基于標(biāo)準(zhǔn)單元的ASIC通常采用預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯。也就是說，在標(biāo)準(zhǔn)單元設(shè)計(jì)法中，基本電路單元(如與非門、或非門、多路開關(guān)、觸發(fā)器、全加器等)的版圖是預(yù)先設(shè)計(jì)好的，且放在EDA工具的版圖庫中，具有統(tǒng)一的高度。這部分版圖不必由設(shè)計(jì)者自行設(shè)計(jì)，這也是稱之為“半定制”的原因。設(shè)計(jì)者利用各種EDA工具繪制電路方框圖或輸入一種電路描述文件，再輸入壓焊塊的排列次序，標(biāo)準(zhǔn)單元法自動設(shè)計(jì)系統(tǒng)將根據(jù)方框圖中單元邏輯電路符號與單元電路版圖的對應(yīng)關(guān)系，自動布局布線，生成版圖。在布局和布線過程中，布線通道的高度由設(shè)計(jì)系統(tǒng)根據(jù)需要加以調(diào)整，當(dāng)布線發(fā)生困難時(shí)，將通道間距適當(dāng)加大，因而布局布線是在一種不太受約束的條

件下進(jìn)行的，可以保證100％的布線布通率。設(shè)計(jì)者也可以利用標(biāo)準(zhǔn)單元的版圖進(jìn)行人工布局布線。一般來講，人工布局布線的硅片面積利用率較高，但費(fèi)時(shí)較多，容易出錯(cuò)。標(biāo)準(zhǔn)單元法不要求設(shè)計(jì)者必須具有專業(yè)的半導(dǎo)體工藝知識。標(biāo)準(zhǔn)單元設(shè)計(jì)可使ASIC版圖布局過程自動化。標(biāo)準(zhǔn)單元組水平放置，形成行，行與行垂直堆放形成可變的矩形塊(設(shè)計(jì)中可以改變形狀)，然后可將上述可變矩形塊與其他標(biāo)準(zhǔn)單元塊或全定制邏輯塊相連。

對于標(biāo)準(zhǔn)單元法，雖然每個(gè)被調(diào)用的單元都是事先設(shè)計(jì)好的，但制造芯片時(shí)的各層掩膜版圖則需要根據(jù)布圖結(jié)果進(jìn)行專門的加工定制，即不同的電路需要一套完整的不同層的掩膜版圖，因而無法事先完成部分加工工序?？梢?，在標(biāo)準(zhǔn)單元設(shè)計(jì)方法中，ASIC設(shè)計(jì)人員只需確定標(biāo)準(zhǔn)單元的布局以及在CBIC(CellBasedIC)中的互連即可。其優(yōu)點(diǎn)是：采用了預(yù)先設(shè)計(jì)、預(yù)先測試過的具有預(yù)定特性的標(biāo)準(zhǔn)單元庫，設(shè)計(jì)人員可省時(shí)、省錢、減小風(fēng)險(xiǎn)。另外，可對每個(gè)標(biāo)準(zhǔn)單元進(jìn)行個(gè)別優(yōu)化。例如，設(shè)計(jì)單元庫時(shí)，可選擇標(biāo)準(zhǔn)單元中的每個(gè)晶體管，使其速度最快或面積最小。但CBIC的缺點(diǎn)是要花較多的時(shí)間和費(fèi)用來設(shè)計(jì)或購買標(biāo)準(zhǔn)單元庫，另外，要花費(fèi)較多的時(shí)間為新的ASIC設(shè)計(jì)制作所有的掩膜層。圖6-1示出了鋁連線前用標(biāo)準(zhǔn)單元法設(shè)計(jì)的芯片示意圖。不同的標(biāo)準(zhǔn)單元具有相同的高度，而寬度則根據(jù)單元的復(fù)雜程度而定。芯片主要分為3個(gè)區(qū)域：①四周的I／O單元和壓焊塊；②單元部分；③布線通道。電源線和地線在不同的單元中也位于相同的高度。每一排中的各標(biāo)準(zhǔn)單元的電源線和地線可以自動對齊，相互連接。由于標(biāo)準(zhǔn)單元本身的信號端都引到了單元的上下兩端，因此單元之間的連線都處在布線通道內(nèi)。圖6-1標(biāo)準(zhǔn)單元法設(shè)計(jì)的芯片示意圖(a)UDD、USS在兩端;(b)標(biāo)準(zhǔn)單元示意圖；(c)標(biāo)準(zhǔn)單元法的版圖布置

2.標(biāo)準(zhǔn)單元庫

單元庫中的每個(gè)標(biāo)準(zhǔn)單元都采用全定制方法設(shè)計(jì)。使用這些預(yù)先設(shè)計(jì)好的具有預(yù)定特性的電路，不必做任何全定制設(shè)計(jì)。這種設(shè)計(jì)方式在獲得與全定制ASIC同樣的性能和靈活性的同時(shí)，減少了設(shè)計(jì)時(shí)間，而且風(fēng)險(xiǎn)也較小。

1)標(biāo)準(zhǔn)單元庫的結(jié)構(gòu)特征

單元庫的結(jié)構(gòu)特征如圖6-2所示。

(1)標(biāo)準(zhǔn)單元庫包括基本單元、宏單元、I/O單元等。

(2)基本單元和宏單元等高，但一般不等寬。

(3)UDD、USS

分別在頂部和底部。

(4)單元的信號端口從頂端、底端或同時(shí)從頂?shù)锥艘觥?/p>

(5)CMOS工藝包括雙層金屬、單層多晶硅、硅柵、N阱等。圖6-2單元庫的結(jié)構(gòu)特征

2)單元庫中各單元的主要功能特點(diǎn)

(1)可升級的SCMOS.TDB很重要，但成熟的是CMOS3.TDB庫，它主要包括：

·SSI.TDB：包括基本單元、I/O單元、測試單元。

·MSI.TDB：包括功能單元。

(2)工作電壓為3～7V。

(3)工作溫度范圍是-55～125℃(國軍標(biāo))，已經(jīng)通過驗(yàn)證。

(4)設(shè)計(jì)投片后，系統(tǒng)時(shí)鐘可工作在20MHz以上。

3.設(shè)計(jì)步驟

標(biāo)準(zhǔn)單元法的主要設(shè)計(jì)步驟如下：

首先，設(shè)計(jì)者利用電路方框圖調(diào)用電路符號庫中的單元電路(如D觸發(fā)器、與非門)符號，繪制邏輯方框圖或利用一種硬件描述語言(如HDL)編寫系統(tǒng)設(shè)計(jì)的程序，這步稱為設(shè)計(jì)輸入。

接著，設(shè)計(jì)輸入文件經(jīng)過編譯后，給出一種由中間設(shè)計(jì)語言IDL(InternecliareDesignLanguage)編寫的文件，它可以稱為網(wǎng)表(netlist)。這種網(wǎng)表可能與生產(chǎn)工藝有關(guān)，也可能只描述電

路原理，與生產(chǎn)工藝和實(shí)際電參數(shù)無關(guān)。在決定生產(chǎn)工藝之后，需要結(jié)合工藝參數(shù)將此表編譯，得出另一種網(wǎng)表(和工藝參數(shù)有關(guān)的網(wǎng)表)，然后進(jìn)行功能模擬。若模擬結(jié)果符合設(shè)計(jì)要求，就可以將網(wǎng)表文件送交工廠生產(chǎn)；或者將網(wǎng)表經(jīng)過版圖繪制軟件，變成掩模版圖送交工廠生產(chǎn)，此掩膜的繪制是由該軟件調(diào)用單元版圖庫中的單元版圖自動布局布線功能完成的。

在進(jìn)行功能模擬時(shí)，連線分布電容量的值是按公式算出的，可能不符合實(shí)際情況。版圖設(shè)計(jì)好后，分布電容的值就進(jìn)一步確定了，所以可對原設(shè)計(jì)進(jìn)行修正，進(jìn)行測試模擬(后模擬)。

一個(gè)典型的標(biāo)準(zhǔn)單元設(shè)計(jì)流程如圖6-3所示。圖6-3典型的標(biāo)準(zhǔn)單元設(shè)計(jì)流程6.2.2門陣列設(shè)計(jì)方法

1.概述

門陣列是指在一個(gè)芯片上把邏輯門排列成陣列形式，這些基本門通常是三輸入與非門之類的完備邏輯函數(shù)。每個(gè)門具有相同的版圖形狀，門與門之間暫不相連，因此構(gòu)成一個(gè)未完成的邏輯陣列。嚴(yán)格地講，門陣列設(shè)計(jì)方法是指把單元(若干器件)排列成陣列形式，每個(gè)單元內(nèi)含有若干器件，通過連接單元內(nèi)的器件使每個(gè)單元實(shí)現(xiàn)某種類型門的功能，并通過各單元之間的連接實(shí)現(xiàn)電路要求的方法。互連線的確定要根據(jù)用戶電路的不同而最終完成半定制。等待做最后布線的門陣列半成品稱為母片(Master)。由于芯片內(nèi)的單元是相同的，因而可以采用統(tǒng)一的掩膜，而且可以完成連線以外的所有芯片的加工步驟(即金屬化前的所有工序)，這樣的芯片可以大量制造并存儲起來，在需要時(shí)可以從中取出一部分加以“單獨(dú)處理”。所謂“單獨(dú)處理”，就是根據(jù)網(wǎng)絡(luò)的要求，考慮如何進(jìn)行門的布局和門之間的連線。這時(shí)就需要單獨(dú)設(shè)計(jì)和制作用于接觸孔相連線的掩膜版。對于單層布線工藝，需再設(shè)計(jì)制作兩塊掩膜版(一為接觸孔，另一為金屬連線)；對于雙層布線工藝，則需4塊掩膜版(一為接觸孔，一為通孔，另兩塊分別為第一層金屬和第二層金屬)。對于一些標(biāo)準(zhǔn)的邏輯門，如與非門、或非門、觸發(fā)器等可事先將若干個(gè)基本單元用確定的連線連接起來，構(gòu)成所謂的“宏單元”。這樣會加快門陣列的設(shè)計(jì)過程，因?yàn)檫@時(shí)只需對“宏單元”進(jìn)行布局，并在“宏單元”之間布線即可。門陣列芯片的制造商為了適應(yīng)不同規(guī)模電路的需要，設(shè)計(jì)和制作了不同尺寸(含有不同數(shù)目的基本單元和不同數(shù)目的I／O單元及壓焊塊)的母片供用戶選用。對于一個(gè)給定的設(shè)計(jì)要求，可選用該系列中的某一品種；如果此品種由于單元數(shù)或壓焊塊數(shù)的限制而不能滿足設(shè)計(jì)要求時(shí)，就可選用此系列中另一較大型的品種。對于給定系列內(nèi)的所有品種，其柵格結(jié)構(gòu)(GridSystem)是完全相同的。因此對于同一系列，把某品種上的設(shè)計(jì)轉(zhuǎn)移到另一品種上是非常容易的。因此，門陣列的生產(chǎn)周期大大縮短，成本大大下降，掩膜版的成本約為通常情況下的1/4～1/8，適用于要求周期短而生產(chǎn)批量小的產(chǎn)品的設(shè)計(jì)。但門陣列芯片面積的利用率較低，對于較小的門陣列，其門的利用率約為80%～90％，對于大的門陣列，其門的利用率約為40%～60％。門陣列母片可以由雙極型工藝、MOS工藝和BiCMOS工藝制造。顯然，不同工藝結(jié)構(gòu)的門陣列具有很強(qiáng)的工藝特點(diǎn)。母片上的元件陣列結(jié)構(gòu)既可以為數(shù)字集成電路專用，也可以是數(shù)

字電路和模擬電路兼容的結(jié)構(gòu)。只要在母片上預(yù)置一些幾何尺寸不同、電極獨(dú)立的晶體管，預(yù)置一些電阻、電容等無源器件并使模擬陣列與數(shù)字陣列有良好的隔離，就可以得到數(shù)模電路兼容的門陣列電路。門陣列電路通常應(yīng)具有以下部分：

(1)用來與外引線相連接的接線點(diǎn)(也常稱為壓焊盤)。

(2)輸出緩沖單元，用以驅(qū)動較重的負(fù)載和實(shí)現(xiàn)隔離。

(3)分布式電源饋線和地線。

(4)晶體管陣列和二極管陣列。

(5)隱埋層連線，分單層連線和雙層金屬連線兩種。多一層布線就需要多設(shè)計(jì)一張連線掩膜，從而增加了設(shè)計(jì)周期和成本。門陣列的兩種典型版圖布局如圖6-4所示。兩種布局都可劃分為三個(gè)區(qū)域：四周是壓焊塊及I/O電路，芯片中間為單元區(qū)和連線通道區(qū)。連線通道處于單元之間，連線為一系列垂直方向和水平方向的線段。如果門陣列允許有雙層金屬連線，則金屬層之間通過“通孔(via)”連接。一般第一層金屬是水平的，第二層是垂直的。如果只允許單層金屬，則水平線段為金屬，垂直線段就必須采用多晶硅。圖6-4門陣列的兩種典型版圖布局

2.基于門陣列的ASIC的類型

在門陣列(GateArray，GA)或基于門陣列的ASIC中，晶體管在硅圓片上是預(yù)先確定的。門陣列上預(yù)先確定的晶體管圖案即為基本陣列，基本陣列由最小單元重復(fù)排列組成，最小單元即為基本單元(有時(shí)稱為基元)。只有上面幾層用做晶體管間互連的金屬層由設(shè)計(jì)人員用全定制掩膜方式確定。為了區(qū)別于其他類型的門陣列，這種門陣列稱為掩膜式門陣列(MaskedGateArray，MGA)。設(shè)計(jì)人員可從門陣列單元庫中選擇預(yù)先設(shè)計(jì)和具有預(yù)定特性的邏輯單元。門陣列庫中的邏輯單元常稱為宏單元，因?yàn)槊總€(gè)邏輯單元的基本單元的版圖是一樣的，只有互連(單元內(nèi)以及單元之間)是定制的，所以門陣列宏單元類似于軟件中的宏指令。可以將已完成擴(kuò)散并形成晶體管的硅圓片儲備待用(所以有時(shí)把門陣列稱為預(yù)擴(kuò)散陣列)。對于MGA，只有金屬互連是各不相同的，因此可把儲備的硅圓片用于不同需求的客戶。采用金屬化之前的預(yù)制硅圓片可使制備MGA所需要的時(shí)間(制造周期)減少到幾天到兩周。與定制或基于單元的ASIC設(shè)計(jì)相比，由于各個(gè)客戶分擔(dān)了MGA所有初始制造步驟的費(fèi)用，因此降低了MGA的成本?；陂T陣列的ASIC(或MGA)的主要類型有：通道式門陣列、無通道式門陣列、結(jié)構(gòu)式門陣列等。在MGA上晶體管排列(或陣列化)的方法有兩種：通道式門陣列中，晶體管行與行之間的空間用做布線；無通道式門陣列中，采用未使用的晶體管進(jìn)行布線。通道式門陣列首先被開發(fā)出來，但現(xiàn)在無通道式門陣列的使用更為廣泛。結(jié)構(gòu)式(或內(nèi)嵌式)門陣列分通道式或無通道式兩種，但它們都包括(或內(nèi)嵌)定制塊。

1)通道式門陣列

在通道式門陣列設(shè)計(jì)中，各單元被排列成行，行與行之間留有作為連線用的通道區(qū)，通道的高度是固定的。這就是“有通道門陣列”這一名稱的由來。為了保證單元之間的布線具有100％的布通率，希望有較寬的通道，但這會導(dǎo)致出現(xiàn)無用的走線區(qū)域，浪費(fèi)硅面積。

圖6-5所示為通道式門陣列，此類MGA的主要特性為：只有互連是定制的；互連使用預(yù)先確定的基本單元行之間的空間。圖6-5通道式門陣列管芯：基本單元的行之間的空間用于互連通道式門陣列與CBIC相似，都使用由用于互連的通道分開的單元行。二者的不同之處是：通道式門陣列中單元的行與行之間用于互連的空間是固定的，而CBIC中的單元行與行之間的間隔可以調(diào)整。

2)無通道式門陣列

為了克服常規(guī)門陣列的門利用率較低的缺點(diǎn)，現(xiàn)在已開發(fā)出無通道門陣列，又稱門海(SOG，Sea-Of-Gates陣列)技術(shù)，它標(biāo)志著第二代門陣列技術(shù)的出現(xiàn)。其版圖的中心部位全部為門陣單元，自動布線時(shí)直接經(jīng)過未使用的單元進(jìn)行布線，所以單元電路可大可小，且連線通道的自由度也增加了。圖6-6是無通道式門陣列。無通道式門陣列與通道式門陣列的主要區(qū)別是其沒有預(yù)留單元間的布線區(qū)，而是在門陣列器件上面布線。通過定制第一層金屬M(fèi)etal1和晶體管之間連接的接觸層，就可以實(shí)現(xiàn)上述布線。當(dāng)無通道式門陣列的晶體管區(qū)域用做布線時(shí)，其下面的器件并沒有接觸，即不使用這些晶體管。圖6-6無通道式門陣列或門海(SOG)陣列管芯：核心區(qū)域布滿基本單元陣列邏輯密度是指一定硅片面積上可實(shí)現(xiàn)的邏輯門。無通道式門陣列的邏輯密度比通道式門陣列的密度高，這是因?yàn)閮煞N陣列的結(jié)構(gòu)類型不同。無通道式門陣列中的接觸掩膜是定制的，

而通道式門陣列中通常不是定制的，這導(dǎo)致無通道式門陣列的單元密度較高。由于可在不用的接觸區(qū)上布線，因此可增加無通道式門陣列中門陣列單元的密度。

3)結(jié)構(gòu)式(或內(nèi)嵌式)門陣列

結(jié)構(gòu)式門陣列或內(nèi)嵌式門陣列結(jié)合了CBIC和MGA的一些特點(diǎn)。MGA的一個(gè)缺點(diǎn)是它的門陣列基本單元是固定的，要實(shí)現(xiàn)存儲器之類的電路既困難、又低效。在內(nèi)嵌式門陣列中，留出一些IC區(qū)域?qū)Ｓ糜趯?shí)現(xiàn)特殊功能。這個(gè)內(nèi)嵌區(qū)域可以包括更適合于組成存儲器模塊的其他基本單元，也可以包括完整的電路塊，例如微控制器。

圖6-7所示為內(nèi)嵌式門陣列，這種MGA的主要特性為：只有互連是定制的；有可以內(nèi)嵌式定制的功能塊(適合于各種芯片設(shè)計(jì))。圖6-7結(jié)構(gòu)式或內(nèi)嵌式門陣列管芯：左上角為內(nèi)嵌塊(例如一個(gè)靜態(tài)隨機(jī)存取存儲器)，其余部分為基本單元陣列內(nèi)嵌式門陣列提高了硅芯片面積的利用率，并且改進(jìn)了CBIC的性能，還具有MGA的低成本和周期短的特點(diǎn)。內(nèi)嵌式門陣列的缺點(diǎn)是所嵌入的功能是固定的。例如，一個(gè)內(nèi)嵌式門陣列包含了32KB存儲器的區(qū)域，當(dāng)僅需用16KB存儲器時(shí)，就浪費(fèi)了內(nèi)嵌存儲器的一半功能。然而與用SOG陣列的宏單元方法相比，內(nèi)嵌式門陣列仍更有效，價(jià)格也更便宜。

ASIC供應(yīng)商可提供幾種內(nèi)嵌式門陣列結(jié)構(gòu)，它們包含不同類型和大小的存儲器以及各種內(nèi)嵌功能。提供多種內(nèi)嵌功能的ASIC公司必須確保每一種內(nèi)嵌式門陣列都有足夠多的用戶使用，這樣才能使其價(jià)格優(yōu)于定制門陣列或CBIC。6.2.3標(biāo)準(zhǔn)單元法與門陣列法的比較

從表現(xiàn)上看，標(biāo)準(zhǔn)單元法得到的芯片版圖與門陣列得到的芯片版圖好像沒有明顯的差別，但實(shí)質(zhì)上兩者有以下原則性的差異：

(1)標(biāo)準(zhǔn)單元法中各單元雖然高度相同，但寬度不同，而門陣列各單元全是相同的。

(2)兩者雖都有布線通道，但常規(guī)門陣列中的布線通道間距是固定的，而標(biāo)準(zhǔn)單元法中的布線通道間距是可變的。

(3)在門陣列法中，對應(yīng)于一種基片結(jié)構(gòu)，其I／O管腳數(shù)是固定的，在部分利用時(shí)，空余的管腳不予連接。但在標(biāo)準(zhǔn)單元法中，是根據(jù)設(shè)計(jì)需要而設(shè)置I／O管腳數(shù)的，因而沒有空余的I／O管腳。

(4)門陣列基片已完成了連線以外的所有加工工序，完成邏輯時(shí)需要單獨(dú)設(shè)計(jì)的掩膜版只有2或4塊；但對標(biāo)準(zhǔn)單元法則不同，由于所調(diào)用的單元不同，布局的結(jié)果不同，布線結(jié)果不同，布線通道間距不同，因而需要設(shè)計(jì)所有層次的掩膜版。標(biāo)準(zhǔn)單元法與門陣列法比較有明顯的優(yōu)點(diǎn)：

(1)芯片面積的利用率比門陣列法要高。芯片內(nèi)沒有無用的單元，也沒有無用的晶體管。

(2)可以保證100％的連線布通率。

(3)單元可以根據(jù)設(shè)計(jì)要求臨時(shí)加以特殊設(shè)計(jì)并加入庫內(nèi)，因而可以得到較佳的電路性能。

(4)可以與全定制設(shè)計(jì)法相結(jié)合，在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。標(biāo)準(zhǔn)單元法存在的缺點(diǎn)和問題：

(1)原始投資大。單元庫的開發(fā)需要投入大量的人力、物力；當(dāng)工藝變化時(shí)，單元的修改工作需要付出相當(dāng)大的代價(jià)，因而如何建立一個(gè)在比較長的時(shí)間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫

是一個(gè)突出問題。

(2)成本較高。由于掩膜版需要全部定制，芯片的加工也要經(jīng)過全過程，因而成本較高。因此只有芯片產(chǎn)量達(dá)到某一定額(幾萬至十幾萬)時(shí)，其成本才可接受。門陣列的主要優(yōu)點(diǎn)是：

(1)它采用相同尺寸的基本單元和I／O單元，并完成了連線以外的所有加工工序。需要定制的掩膜版只有2或4塊。設(shè)計(jì)所要完成的工作是根據(jù)電路要求選擇相應(yīng)的宏單元，進(jìn)行自動布局和自動布線。因此設(shè)計(jì)周期大大縮短，成本也大大下降。

(2)在工藝改變或單元結(jié)構(gòu)需要變化時(shí)，只需作較少的修改，CAD軟件不需更換，因而原始投資較低。即使芯片的產(chǎn)量很低，如只需幾百或幾千塊芯片時(shí)，其價(jià)格也在可接受的范圍內(nèi)。這些優(yōu)點(diǎn)是門陣列在各個(gè)應(yīng)用領(lǐng)域中得到迅速推廣的重要原因。但門陣列法也存在一些固有的弱點(diǎn)：

(1)單元內(nèi)的晶體管可能無用，如采用四管基本單元來實(shí)現(xiàn)傳輸門時(shí)，就會有明顯的面積浪費(fèi)。

(2)當(dāng)基片上所提供的連線通道已被全部用完，或I／O單元及壓焊塊全部用完后，即使有多余的門也無法再利用。

(3)為了保證布線的布通率，一般在選擇門陣列基片時(shí)總是使基片的晶體管數(shù)大于實(shí)際電路所需的晶體管數(shù)，因而造成基片上有相當(dāng)一部分晶體管實(shí)際無用，晶體管利用率通常低于80％。

(4)利用自動布局布線程序進(jìn)行布圖時(shí)，并不能保證100％的布線布通率(特別是在單層金屬布線時(shí))，這時(shí)需要進(jìn)行人工干預(yù)，而人工干預(yù)常常需要花費(fèi)大量的時(shí)間。

(5)基本單元中的晶體管尺寸由于要適應(yīng)各種不同的要求，一般設(shè)計(jì)得較大，因而相對于其他方法，門陣列的面積

較大，速率較低，功耗較大。此外，由于晶體管尺寸是固定不變的，沒有可能因負(fù)載、扇出的具體情況而實(shí)現(xiàn)特殊設(shè)計(jì)，因而難以保證門延遲的均勻性。

(6)由于單元之間存在很寬的布線通道，因而無法實(shí)現(xiàn)像ROM、RAM等這類規(guī)則結(jié)構(gòu)的電路。6.2.4設(shè)計(jì)實(shí)例

1.CMOS門陣列單元

CMOS門陣列單元線路原理圖及版圖分別如圖6-8(a)和(b)所示。利用該單元可以構(gòu)成二輸入端與非門，其鋁連線及布線后的合成版圖如圖6-9所示。圖6-8CMOS門陣列單元版圖圖6-9鋁連線及布線后的合成版圖

2.雙極型電路門陣列單元

雙極型電路門陣列單元版圖如圖6-10所示。它是一個(gè)四輸入端的單元，由三個(gè)晶體管(其中有一個(gè)為多發(fā)射極晶體管)和五個(gè)電阻組成，通過不同的布線，可以構(gòu)成不同要求的門，如圖6-11和圖6-12所示。圖6-10雙極型電路門陣列單元版圖圖6-11低功率門的電路圖與版圖圖6-12高功率門的電路圖與版圖

6.3可編程邏輯器件(PLD)設(shè)計(jì)方法

6.3.1概述

可編程邏輯器件(ProgrammableLogicDevices,PLD)的設(shè)計(jì)思想就是根據(jù)布爾理論，即任何的組合邏輯都可以由“與”和“或”來實(shí)現(xiàn),設(shè)計(jì)出一種由輸入變量構(gòu)成的“與”矩陣，再將其輸出(乘積項(xiàng))饋入“或”矩陣的結(jié)構(gòu),對這兩種矩陣進(jìn)行適當(dāng)編程，即可得到所需的各種邏輯功能。

PLD是一種已完成了全部工藝制造的、可以直接從市場上購得的產(chǎn)品，剛購來時(shí)它不具有任何邏輯功能，但一經(jīng)編程就可在器件上實(shí)現(xiàn)設(shè)計(jì)人員所要求的邏輯功能。正是因?yàn)榫哂羞@一特點(diǎn)，它深受系統(tǒng)設(shè)計(jì)人員的青睞。門陣列的“單獨(dú)處理”需要由芯片制造商來完成連線工序，而PLD的“可編程”則由設(shè)計(jì)者自己通過開發(fā)工具就可完成。這就大大地方便了設(shè)計(jì)者，同時(shí)降低了設(shè)計(jì)和制造成本，縮短了設(shè)計(jì)周期?？梢哉f可編程邏輯器件的出現(xiàn)對電子系統(tǒng)的設(shè)計(jì)方法帶來了極大的變革。

PLD可以看做是一種標(biāo)準(zhǔn)的通用IC，可從器件目錄手冊中查找到它們，并被大量銷售給不同的用戶。然而PLD可被配置與編程，使其具有部分全定制特性，以適合于特定的應(yīng)用，它們也屬于ASIC系列。PLD采用不同工藝對器件進(jìn)行編程。圖6-13給出了一個(gè)PLD的圖示。所有PLD共有的主要特性有：無定制掩膜層或邏輯單元；快速設(shè)計(jì)周期；單獨(dú)的大塊可編程互連；由可編程陣列邏輯、觸發(fā)器或鎖存器組成邏輯宏單元矩陣。圖6-13可編程邏輯器件(PLD)管芯：宏單元主要由可編程陣列邏輯、觸發(fā)器或鎖存器組成，采用大的可編程互連線連接宏單元6.3.2PLD的結(jié)構(gòu)與分類

PLD包含兩個(gè)基本部分：一部分是邏輯陣列，另一部分是輸出單元或宏單元(macrocell)。邏輯陣列是用戶可編程的部分，它由“與”矩陣、“或”矩陣和反相器組成。宏單元的作用是使設(shè)計(jì)者能改變PLD的輸出結(jié)構(gòu)。

輸入信號首先通過一個(gè)“與”矩陣，它產(chǎn)生一系列輸入信號的組合，每組組合稱為乘積項(xiàng)，然后這些乘積項(xiàng)在“或”矩陣中相加，再經(jīng)輸出單元或宏單元輸出?！芭c／或”這種結(jié)構(gòu)可直接實(shí)現(xiàn)任何以“積之和”形式表達(dá)的邏輯，而任何邏輯功能從原則上講，都可以通過采用卡諾圖(Karnaughmaps)和摩根定理(DeMougan’stheorem)得到“積之和”的邏輯方程。

以“與／或”陣列為基礎(chǔ)的PLD器件實(shí)際包括4種基本類型，即可編程只讀存儲器(ProgrammableReadOnlyMemories,PROM)、可編程邏輯陣列(ProgrammableLogicArrays,PLA)、可編程陣列邏輯(ProgrammableArrayLogic,PAL)、通用可編程陣列邏輯(GenericProgrammableArrayLogic,GAL)。它們的區(qū)別在于哪個(gè)矩陣為可編程以及輸出結(jié)構(gòu)的形式，見表6-1。表6-14種PLD器件的區(qū)別

1.可編程只讀存儲器

最簡單的可編程IC類型是只讀存儲器(ReadOnlyMemory,ROM)。一般的ROM采用可永久燒斷的金屬熔絲結(jié)構(gòu)(可編程ROM或PROM)。電可編程ROM或EPROM采用可編程MOS晶體管結(jié)構(gòu)，其特性可用高電壓改變。EPROM可用高電壓擦除或用紫外線擦除。

還有一種可放入各種ASIC中的ROM——掩膜可編程ROM(或掩膜ROM)。掩膜可編程ROM是規(guī)則的晶體管陣列，由定制掩膜圖實(shí)現(xiàn)永久性編程。內(nèi)嵌式掩膜ROM是一種大的專門的邏輯單元。

2.可編程邏輯陣列

正因?yàn)橛辛搜谀た删幊蘎OM，所以可以將可編程邏輯陣列(PLA)作為單元放入定制ASIC中。PLA的基本結(jié)構(gòu)如圖6-14所示。它是由一個(gè)“與”矩陣和一個(gè)“或”矩陣組成的，兩個(gè)矩陣都可以編程。其編程是通過組成矩陣的MOSFET的柵極是否連

接到輸入信號來實(shí)現(xiàn)的?！芭c”矩陣的輸入為“n”個(gè)，輸出為“p”個(gè)(稱為乘積項(xiàng))?！盎颉本仃嚨妮斎霝椤皃”個(gè)(是“與”矩陣的輸出)，輸出為“m”個(gè)。圖6-14PLA的基本結(jié)構(gòu)根據(jù)圖中柵的連接(編程)，可以得到如下的功能：因而此PLA電路的輸出為從這個(gè)例子可以看出，在邏輯上，可以把PLA看成“與—或”兩級結(jié)構(gòu)的可編程多輸入/輸出的組合邏輯電路，因而可以實(shí)現(xiàn)任意的邏輯函數(shù)。若把PLA的某些輸出向輸入反饋，則可構(gòu)成PLA的時(shí)序邏輯電路。圖6-15是用PLA實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器的示意圖，它是直接用內(nèi)部帶有觸發(fā)器和反饋線的PLA來實(shí)現(xiàn)的。“或”矩陣的某些輸出連到主從觸發(fā)器，而觸發(fā)器的輸出再反饋到“與”矩陣的輸入端。圖中，Y1、Y2、Y3表示當(dāng)前狀態(tài)的編碼，X表示輸入，Z表示輸出，Y′1、Y′2、Y′3表示轉(zhuǎn)換后的狀態(tài)，由Y1、Y2、Y3和X的組合決定下一個(gè)狀態(tài)及輸出。圖6-15用PLA實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器

PLA的主要缺點(diǎn)有：速度慢，因?yàn)椴捎镁仃囆问剑杂休^長的連線，特別是乘積項(xiàng)較多時(shí)更是如此；占用面積較大，器件的利用率較低。

3.可編程陣列邏輯

與ROM相同的可編程技術(shù)可用于更靈活的邏輯結(jié)構(gòu)中。在大的“與”陣列和“或”陣列中用可編程邏輯器件可產(chǎn)生一系列靈活的、可編程的邏輯器件，稱為可編程陣列邏輯(PAL)。PAL與PLA都是采用“與”陣列和“或”陣列組合完成不同邏輯功能的，它們的不同之處在于：PLA有可編程的“與”邏輯陣列即“與”平面，其后為可編程的“或”邏輯陣列即“或”平面；PAL有可編程的“與”平面，而其“或”平面為固定的。另外，PLA是在母片上進(jìn)行最后的金屬化和布線的，而PAL是利用熔絲實(shí)現(xiàn)

連線斷通的。

PAL的設(shè)計(jì)方法采用PAL程序進(jìn)行邏輯綜合與設(shè)計(jì)，在任何特定的編程器上自動完成熔絲的通斷，實(shí)現(xiàn)用戶所需的邏輯功能。MonolithicMemories公司(由AMD收購)是最早生產(chǎn)實(shí)用

PAL的公司。PAL可用做狀態(tài)機(jī)的譯碼器。PAL也可包含寄存器(觸發(fā)器)以存儲當(dāng)前狀態(tài)信息，因此用PAL就能構(gòu)成一個(gè)完整的狀態(tài)機(jī)。

4.通用可編程陣列邏輯

通用可編程陣列邏輯(GAL)與PAL一樣采用“與”矩陣及“或”矩陣結(jié)構(gòu)。與PAL不同之處在于：GAL采用CMOS的浮柵工藝制造晶體管，所以可電擦電寫、可重復(fù)(100次以上)編程；采用可編程輸出邏輯宏單元(OutputLogicMacroCell，OLMC)。

GAL首先通過軟件編譯，把布爾表達(dá)式(或編程語言的邏輯描述)編譯成可寫入GAL的編輯文件，即統(tǒng)一標(biāo)準(zhǔn)格式的JEDEC文件，再送入硬件編程器完成物理編程。6.3.3宏單元設(shè)計(jì)方法

專用集成電路的宏單元設(shè)計(jì)方法與標(biāo)準(zhǔn)單元設(shè)計(jì)方法非常相似。標(biāo)準(zhǔn)單元是一些等高的矩形單元功能電路。在宏單元設(shè)計(jì)方法中，一切有用的、工藝兼容的功能電路，無論幾何形

狀如何，都是這種設(shè)計(jì)方法中的“宏單元”。例如，精心設(shè)計(jì)好的反相器、觸發(fā)器、RAM、ROM、PLA、CPU乃至單片機(jī)，只要工藝兼容，都可以是宏單元設(shè)計(jì)法中的庫單元電路。當(dāng)然，這些基本“宏單元”都是精心設(shè)計(jì)并通過實(shí)際驗(yàn)證的、工作可靠、參數(shù)穩(wěn)定的功能塊電路。宏單元設(shè)計(jì)方法的關(guān)鍵問題和主要工作是將選出的基本宏單元實(shí)施優(yōu)化布圖。在布圖自動化理論中，宏單元設(shè)計(jì)法亦稱多元胞設(shè)計(jì)法或積木塊版圖設(shè)計(jì)法(BuildingBlockLayout，BBL)。

所有集成電路芯片設(shè)計(jì)都有布圖問題，超大規(guī)模集成電路的布圖設(shè)計(jì)是非常復(fù)雜的難題。布圖一般分兩步處理：首先是布局，即尋求各個(gè)單元塊間的最佳位置，其目標(biāo)函數(shù)通常使芯片面積最小并保證布通率；其次是布線，即尋求線網(wǎng)數(shù)最少且又滿足要求的各單元互連，其目標(biāo)函數(shù)使布通率和布線通道面積最小。布局和布線是緊密相關(guān)的，直觀感覺好的布局可能根本無法達(dá)到規(guī)定的布通率。迄今為止，全世界的集成電路設(shè)計(jì)工作者提出了許多布圖理論和布圖算法，同時(shí)利用各種計(jì)算機(jī)系統(tǒng)開發(fā)了許多布圖軟件，但是卻沒有哪一種算法和軟件能夠完全對付紛繁復(fù)雜的格式VLSI設(shè)計(jì)系統(tǒng)。6.3.4設(shè)計(jì)流程

PLA和GAL的編程是在微機(jī)上或在工作站上進(jìn)行，并由PLD軟件開發(fā)系統(tǒng)來完成的。一種典型的設(shè)計(jì)流程如圖6-16所示。在與器件無關(guān)的階段，硬件描述語言經(jīng)語言處理器和優(yōu)化后自動選擇某一合適的器件，并得到一個(gè)ABELPLA文件。在與具體器件有關(guān)的階段，輸入ABEL-PLA文件，并與器件庫中的具體器件信息相匹配，確定器件中各熔絲的狀態(tài)，即加以編程或不作編程，最后得到JEDEC格式的編程文件。將此編程文件再下載(DownLoad)到器件中，即完成設(shè)計(jì)工作。圖6-16PLD器件的設(shè)計(jì)流程6.4現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)方法

6.4.1現(xiàn)場可編程門陣列(FPGA)的基本組成

現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)是利用各種EDA工具，繪制出實(shí)現(xiàn)用戶邏輯的電路圖或布爾方程，經(jīng)過編譯、自動布局布線、仿真等，最后生成二進(jìn)制文

件，裝入EPROM，對FPGA器件進(jìn)行初始化，實(shí)現(xiàn)滿足用戶要求的專用集成電路芯片，可真正達(dá)到由用戶自行設(shè)計(jì)、研制和生產(chǎn)?！癋PGA”這一稱謂也許并不十分確切，因?yàn)樗鋵?shí)并不是一種真正的門陣列。不同于傳統(tǒng)的邏輯電路(PAL或門陣列)，在結(jié)構(gòu)上，所有的FPGA器件用查表存儲器方式實(shí)現(xiàn)組合邏輯；每個(gè)存儲器既可反饋到觸發(fā)器的D輸入端，也可驅(qū)動其他邏輯或I/O。每個(gè)器件包含相同的邏輯塊矩陣，在邏輯塊之間有長短不一的縱橫金屬線，它們可被編程為互連，也可連接邏輯塊和I/O模塊。目前開發(fā)出的FPGA產(chǎn)品具有不同的大小、速度、工作溫度范圍及封裝形式。幾乎所有的FPGA器件都使用CMOSSRAM技術(shù)，因此其靜態(tài)功耗很低。

FPGA器件的內(nèi)部結(jié)構(gòu)為邏輯單元陣列(LCA)，如圖6-17所示。LCA結(jié)構(gòu)由三類可配置單元組成：周邊是輸入/輸出模塊(Input/OutputBlocks,IOB)，核心陣列是可配置邏輯模塊(ConfigurableLogicBlocks,CLB),此外還有互連資源。IOB為內(nèi)部邏輯與器件封裝引腳之間提供可編程接口，CLB陣列實(shí)現(xiàn)用戶指定邏輯功能，互連資源在模塊間傳遞信號。存儲在內(nèi)部靜態(tài)存儲單元的配置程序可以確定邏輯功能和互連狀態(tài)，在加電或得到指令時(shí)，配置數(shù)據(jù)自動裝入器件。圖6-17FPGA的內(nèi)部等效功能塊

LCA與PLD一樣，也是一種已完成了制造、可從市場上直接購得的產(chǎn)品。設(shè)計(jì)人員得到該產(chǎn)品后，可以通過開發(fā)工具對其進(jìn)行編程來實(shí)現(xiàn)特定的邏輯功能，因此同樣深受歡迎。

但LCA與PLD不同，它不是以“與”、“或”矩陣這種結(jié)構(gòu)為基礎(chǔ)的。LCA的內(nèi)部由可配置邏輯功能塊(ConfigurableLogicBlock)排成陣列形式，在功能塊之間為內(nèi)連區(qū)，芯片四周為可編程輸入／輸出功能塊(ProgrammableI／OBlock)。

應(yīng)該指出的是，PLD和LCA器件適合在電子系統(tǒng)開發(fā)階段采用。目前這兩類器件的價(jià)格較高，因而在系統(tǒng)進(jìn)入大量生產(chǎn)時(shí)，往往由于成本的原因，將PLD和LCA再轉(zhuǎn)換成相應(yīng)